CN108352402A - 半导体装置和半导体装置的制造方法 - Google Patents

半导体装置和半导体装置的制造方法 Download PDF

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Abstract

在碳化硅半导体基体的第一主面侧形成有沟槽(16)，第二导电型的第二基极区(4)配置在与沟槽(16)沿深度方向对置的位置，第二导电型的第二基极区(4)的漏电极(13)侧端部和第二导电型的第一基极区(3)的漏电极(13)侧端部到达比第一导电型的区域(5)的漏电极(13)侧端部更深的位置。由此，能够通过缓和沟槽底部的栅绝缘膜的电场强度，抑制活性部的耐电压来使耐压构造部的耐电压设计变得容易。另外，能够通过简单的方法形成这样的半导体装置。

Description

半导体装置和半导体装置的制造方法
技术领域
本发明涉及半导体装置和半导体装置的制造方法。
背景技术
一直以来，在功率半导体元件中，为了力图降低元件的导通电阻，制作了具有沟槽构造的纵向型MOSFET(Metal Oxied Semiconductor Field Effect Transistor：绝缘栅型场效应半导体)。在纵向型MOSFET中，与沟道相对于基板表面平行地形成的面状构造相比，沟道相对于基板表面垂直地形成的沟槽构造能够增加单位面积的单元密度。因此，沟槽构造与面状构造相比能够增加单位面积的电流密度，在成本方面是有利的。
但是，若在纵向型MOSFET形成沟槽构造，则为了使沟道沿垂直方向形成，成为由栅绝缘膜覆盖整个沟槽内壁的构造，栅绝缘膜的沟槽底部的部分靠近漏电极，因此高电场容易施加到栅绝缘膜的沟槽底部的部分。特别地，由于使用宽带隙半导体(带隙比硅的带隙宽的半导体，例如碳化硅(SiC))制作超高耐压元件，对沟槽底部的栅绝缘膜造成的不良影响使可靠性急剧下降。
作为解决这样的问题的方法，提出了如下构造，为了缓和沟槽底部的电场强度，形成与p型基极区接触并且到达比沟槽底部深的位置的p型区域，在比沟槽底部深的位置形成pn结(例如参照下述专利文献1)。另外，提出了在沟槽底部形成p型区域的构造(例如参照下述专利文献2)。另外，提出了将形成与p型基极区接触并且到达比沟槽底部深的位置的p型区域，在比沟槽底部深的位置形成pn结的构造和在沟槽底部形成p型区域的构造进行组合而成的构造(例如，参照下述专利文献3)。
现有技术文献
专利文献
专利文献1：日本专利第5539931号公报
专利文献2：美国专利第6180958号公报
专利文献3：日本特开2009-260253号公报
发明内容
技术问题
但是，在使用专利文献1的技术来形成pn结的情况下，如果不将pn结形成在比沟槽底部深的位置或者靠近沟槽的位置则无法确保耐电压，因此制造非常地困难。另外，在使用专利文献2的技术形成p型区域的情况下，高电场变得容易施加到沟槽侧壁的栅绝缘膜，在导通状态下电流路径变窄，因此导通电阻变高。另外，在使用专利文献3的技术在远离沟槽的位置形成深的p型区域和沟槽底部的p型区域这两者的情况下，由于降低导通电阻而使沟槽下部的p型区域的宽度比沟槽宽度窄，所以向沟槽底部的角部高电场未被缓和。进而，在专利文献3中，由于pn结在沟槽正下方(漏极侧)的区域宽阔地形成，因此活性部的耐电压上升到接近宽带隙半导体的性能极限。由此，活性部的耐电压易于变为耐压构造部的耐电压以上，可能造成元件的耐量下降。
为了解决上述现有技术导致的问题，本发明的目的在于提供能够简单地形成，通过缓和沟槽底部的栅绝缘膜的电场强度，抑制活性部的耐电压来使耐压构造部的耐电压设计变得容易的半导体装置和半导体装置的制造方法。
技术方案
为了解决上述问题，实现本发明的目的，本发明的半导体装置具有以下特征。具备由带隙比硅的带隙宽的半导体构成的第一导电型的宽带隙半导体基板。在上述宽带隙半导体基板的正面形成有由带隙比硅的带隙宽的半导体构成且杂质浓度比上述宽带隙半导体基板的杂质浓度低的第一导电型宽带隙半导体层。在上述第一导电型宽带隙半导体层的相对于上述宽带隙半导体基板侧的相反侧的表面层选择性地形成有第二导电型的第一基极区。在上述第一导电型宽带隙半导体层的内部选择性地形成有第二导电型的第二基极区。在上述第一导电型宽带隙半导体层的相对于上述宽带隙半导体基板侧的相反侧的表面层选择性地形成有杂质浓度比上述第一导电型宽带隙半导体层的杂质浓度高的第一导电型的区域。在上述第一导电型宽带隙半导体层的相对于上述宽带隙半导体基板的相反侧的表面形成有由带隙比硅的带隙宽的半导体构成的第二导电型宽带隙半导体层。在上述第二导电型宽带隙半导体层的内部选择性地形成有第一导电型的源极区。具备贯穿上述第二导电型宽带隙半导体层和上述源极区而到达上述第一导电型的区域的沟槽。在上述沟槽内部隔着栅绝缘膜形成有栅电极。具备与上述第二导电型宽带隙半导体层和上述源极区接触的源电极。在上述宽带隙半导体基板的背面设有漏电极。而且，上述第二基极区配置在与上述沟槽沿深度方向对置的位置，上述第一基极区的一部分向上述沟槽侧延伸，与上述第二基极区连接。
另外，在上述发明中，本发明的半导体装置的特征在于，上述第二导电型的第二基极区的宽度比上述沟槽的宽度宽。
另外，在上述发明中，本发明的半导体装置的特征在于，上述沟槽贯穿上述第一导电型的区域而到达上述第二基极区。
另外，在上述发明中，本发明的半导体装置的特征在于，上述第一导电型的区域在连接部分与上述第二导电型宽带隙半导体层之间延伸，上述连接部分是上述第一基极区的一部分与上述第二基极区的连接部分。
另外，在上述发明中，本发明的半导体装置的特征在于，具有将上述第一基极区的一部分与上述第二基极区的连接部分以将上述第一导电型的区域夹在中间的方式，沿与上述第一基极区和上述第二基极区排列的方向正交的方向周期地配置而成的平面布局。
另外，在上述发明中，本发明的半导体装置的特征在于，上述第二导电型的第一基极区的上述漏电极侧的端部的至少一部分位于比上述第二基极区的上述漏电极侧的端部更靠上述漏电极侧的位置。
另外，在上述发明中，本发明的半导体装置的特征在于，具有将上述第一基极区的上述漏电极侧的端部的、比上述第二基极区的上述漏电极侧的端部深的部分沿与上述第一基极区和上述第二基极区排列的方向正交的方向周期地配置而成的平面布局。
另外，在上述发明中，本发明的半导体装置的特征在于，比硅的带隙宽的半导体为碳化硅。
为了解决上述技术问题，实现本发明的目的，本发明的半导体装置的制造方法具有如下特征。首先，进行在由带隙比硅的带隙宽的半导体构成的第一导电型的宽带隙半导体基板的正面，形成杂质浓度比上述宽带隙半导体基板的杂质浓度低的第一个第一导电型宽带隙半导体层的第一工序。接着，进行在上述第一个第一导电型宽带隙半导体层的表面层选择性地形成第二导电型的第一半导体区域和第二导电型的第二半导体区域的第二工序。接着，进行在上述第一个第一导电型宽带隙半导体层的表面形成第二个第一导电型宽带隙半导体层的第三工序，上述第二个第一导电型宽带隙半导体层由带隙比硅的带隙宽的半导体构成，且杂质浓度比上述宽带隙半导体基板的杂质浓度低。接着，进行在上述第二个第一导电型宽带隙半导体层的表面层选择性地形成与上述第一半导体区域接触的第二导电型的第三半导体区域的第四工序。接着，进行在上述第二个第一导电型宽带隙半导体层的表面形成由带隙比硅的带隙宽的半导体构成的第二导电型宽带隙半导体层的第五工序。接着，进行在上述第二导电型宽带隙半导体层的内部选择性地形成第一导电型的源极区的第六工序。接着，进行将贯穿上述源极区和上述第二导电型宽带隙半导体层而到达上述第一导电型的第一区域的沟槽形成在与上述第二半导体区域沿深度方向对置的位置的第七工序。接着，进行在上述沟槽的内部隔着栅绝缘膜形成栅电极的第八工序。接着，进行形成与上述第二导电型宽带隙半导体层和上述源极区接触的源电极的第九工序。接着，进行在上述宽带隙半导体基板的背面形成漏电极的第十工序。而且，在上述第二工序中，以在上述第一半导体区域与上述第二半导体区域之间残留上述第一个第一导电型宽带隙半导体层的方式，将上述第一半导体区域的一部分和上述第二半导体区域连接。
另外，在上述的发明中，本发明的半导体装置的制造方法的特征在于，在上述第四工序中，形成与上述第一基极区的除与上述第二基极区的连接部分以外的部分接触的上述第三半导体区域。
另外，在上述的发明中，本发明的半导体装置的制造方法的特征在于，在上述第一工序之后且在上述第三工序之前，还包括在上述第一个第一导电型宽带隙半导体层的表面层的、上述第一半导体区域与上述第二半导体区域之间形成第一导电型的第一区域的工序。
另外，在上述的发明中，本发明的半导体装置的制造方法的特征在于，在上述第三工序之后且在上述第五工序之前，还包括在上述第二个第一导电型宽带隙半导体层的表面层选择性地形成与上述第一区域接触的第一导电型的第二区域。
另外，在上述的发明中，本发明的半导体装置的制造方法的特征在于，在上述第一工序之后且在上述第三工序之前，还包括在比上述第一半导体区域深的位置形成与所述第一半导体区域接触的第二导电型的第四半导体区域的工序。
根据上述发明，能够在耐电压高的状态下使导通电阻下降。由此，能够缓和沟槽底部的栅绝缘膜的电场强度，抑制活性部的耐电压，能够容易地进行耐压构造部的耐电压设计。
发明效果
根据本发明的半导体装置和半导体装置的制造方法，能够起到能够简单地形成，通过缓和沟槽底部的栅绝缘膜的电场强度，抑制活性部的耐电压来容易地进行耐压构造部的耐电压设计这样的效果。
附图说明
图1A是表示实施方式1的碳化硅半导体装置的构成的截面图。
图1B是表示图2的切断线B－B’中的截面构造。
图2是表示实施方式1的碳化硅半导体装置的平面布局的一例的平面图。
图3是示意地表示实施方式1的碳化硅半导体装置的制造中途的状态的截面图(其1)。
图4是示意地表示实施方式1的碳化硅半导体装置的制造中途的状态的截面图(其2)。
图5是示意地表示实施方式1的碳化硅半导体装置的制造中途的状态的截面图(其3)。
图6是示意地表示实施方式1的碳化硅半导体装置的制造中途的状态的截面图(其4)。
图7是示意地表示实施方式1的碳化硅半导体装置的制造中途的状态的截面图(其5)。
图8是示意地表示实施方式1的碳化硅半导体装置的制造中途的状态的截面图(其6)。
图9是表示在实施方式1的碳化硅半导体装置的实施例中沟槽和第二p+型基极区的在横向位置发生了偏移的状态的一例的截面图。
图10是表示实施方式1的碳化硅半导体装置的实施例的栅绝缘膜最大电场强度特性的特性图。
图11是表示实施方式1的碳化硅半导体装置的实施例的导通电阻特性的特性图。
图12是表示实施方式2的碳化硅半导体装置的构成的截面图。
图13是示意地表示实施方式2的碳化硅半导体装置的制造中途的状态的截面图。
图14是实施方式2的碳化硅半导体装置的实施例和比较例的雪崩击穿时的电流分布图。
标记说明
1：n+型碳化硅基板
2：n型碳化硅外延生长层
2a：第一n型碳化硅外延生长层
2b：第二n型碳化硅外延生长层
3：第一p+型基极区
3a：第一p型区域
3b：第二p型区域
3c：第三p型区域
4：第二p+型基极区
5：n型高浓度区域
5a：第一n型区域
5b：第二n型区域
6：p型基极层
7：n+源极区
8：p++接触区
9：栅绝缘膜
10：栅电极
11：层间绝缘膜
12：源电极
13：源极背面电极
14：源电极极板
15：漏电极极板
16：沟槽
具体实施方式
以下，参照附图对本发明的半导体装置及半导体装置的制造方法的优选实施方式进行详细说明。在本说明书及附图中，在标注有n或p的层和区域中，分别意味着电子或空穴为多数载流子。另外，标记于n或p的+及－分别意味着杂质浓度比未标记+及－的层或区域的杂质浓度高及低。含有+和－的n或p的标记相同的情况表示接近的浓度，但浓度未必相同。应予说明，在以下的实施方式的说明和附图中，对同样的构成标注相同的符号并省略重复说明。另外，在本说明书中，在密勒指数的标记中，“－”表示在其之后的指数带有横线，通过指数之前带有“－”表示负的指数。
(实施方式1)
本发明的半导体装置使用宽带隙半导体而构成。在实施方式中，以MOSFET为例说明使用例如碳化硅(SiC)作为宽带隙半导体而制作的碳化硅半导体装置。图1A是表示实施方式1的碳化硅半导体装置的构成的截面图。
如图1A所示，实施方式的碳化硅半导体装置在n+型碳化硅基板(第一导电型宽带隙半导体基板)1的第一主面(正面)，例如(0001)面(Si面)堆积有n型碳化硅外延生长层(第一导电型的第一宽带隙半导体层)2。
n+型碳化硅基板1是掺杂了例如氮(N)的碳化硅单结晶基板。n型碳化硅外延生长层2是以比n+型碳化硅基板1的杂质浓度低的杂质浓度掺杂了例如氮的低浓度n型漂移层。n型碳化硅外延生长层2的、相对于n+型碳化硅基板1侧的相反侧的表面侧形成有n型高浓度区域(第一导电型的区域)5。n型高浓度区域5是以比n+型碳化硅基板1的杂质浓度低且比n型碳化硅外延生长层2的杂质浓度高的杂质浓度掺杂了例如氮的高浓度n型漂移层。以下，将n+型碳化硅基板1、n型碳化硅外延生长层2和后述的p型基极层(第二导电型宽带隙半导体层)6一起作为碳化硅半导体基体。
如图1A所示，在n+型碳化硅基板1的第二主面(背面，即碳化硅半导体基体的背面)设有背面电极(漏电极)13。背面电极13构成漏电极。在背面电极13的表面设有漏电极极板15。
在碳化硅半导体基体的第一主面侧(p型基极层6侧)形成有沟槽构造。具体地，沟槽16从p型基极层6的相对于n+型碳化硅基板1侧的相反侧(碳化硅半导体基体的第一主面侧)的表面起贯穿p型基极层6而到达n型高浓度区域5。沿沟槽16的内壁在沟槽16的底部和侧壁形成有栅绝缘膜9，在沟槽16内的栅绝缘膜9的内侧形成有栅电极10。利用栅绝缘膜9使栅电极10与n型碳化硅外延生长层2和p型基极层6绝缘。栅电极10的一部分可以从沟槽16的上方(源电极极板14侧)向源电极极板14侧突出。
在n型碳化硅外延生长层2的相对于n+型碳化硅基板1侧的相反侧(碳化硅半导体基体的第一主面侧)的表面层选择性地设有第一p+型基极区(第二导电型的第一基极区)3和第二p+型基极区(第二导电型的第二基极区)4。第一p+型基极区3到达在漏极侧比沟槽16的底部深的位置。第一p+型基极区3的下端部(漏极侧端部)位于比沟槽16的底部更靠漏极侧的位置。第二p+型基极区4的下端部位于比沟槽16的底部更靠漏极侧的位置。第二p+型基极区4形成在与沟槽16的底部沿深度方向z对置的位置。第二p+型基极区4的宽度大于沟槽16的宽度。沟槽16的底部可以到达第二p+型基极区4，也可以位于被p型基极层6和第二p+型基极区4夹在中间的n型高浓度区域5内且不与第二p+型基极区4接触。第一p+型基极区3和第二p+型基极区4掺杂有例如铝(Al)。
通过将第一p+型基极区3的一部分17向沟槽16侧延伸，成为与第二p+型基极区4连接的构造。在此情况下，第一p+型基极区3的一部分17(参照图2)可以具有沿与第一p+型基极区3和第二p+型基极区4排列的方向(以下，称作第一方向)x正交的方向(以下，称作第二方向)y与n型高浓度区域5交替反复配置的平面布局。将第一p型基极区3、第二p型基极区4的平面布局的一例示于图2。图2是表示实施方式1的碳化硅半导体装置的平面布局的一例的平面图。在此情况下，图1A为图2的切断线A－A’上的截面构造。图1B是图2的切断线B－B’上的截面构造。图2是由图1A、1B的切断线C－C截断的平面布局。在图2，由纵向虚线表示第一p+型基极区3与第二p+型基极区4的交界，表示这些第一p型基极区3、第二p型基极区4通过第一p+型基极区3的一部分17连接的状态(剖面线部分)。
如图2所示，在比沟槽16的底部更靠漏极侧，第一p+型基极区3的一部分17向例如第一方向x的两侧的沟槽16侧延伸，并与第二p+型基极区4的一部分连接。在沿第二方向y相邻的第一p+型基极区3的一部分17彼此之间配置有n型高浓度区域5的漏极侧的部分5b。即，第一p+型基极区3的一部分17(第一p型基极区3、第二p型基极区4连接的部分)以将n型高浓度区域5的漏极侧的部分5b夹在中间的方式沿第二方向y周期地配置。n型高浓度区域5在第一p+型基极区3的一部分17与p型基极层6之间延伸。即，在露出到沟槽16的侧壁的部分，在p型基极层6与第一p型基极区3、第二p型基极区4之间配置有n型高浓度区域5的源极侧的部分5a，沟槽16的侧面的一部分由n型区域覆盖(图1B)。由此，能够使在第二p+型基极区4与n型碳化硅外延生长层2的接合部分发生雪崩击穿时产生的空穴有效地退避到源电极12，减轻对于栅绝缘膜9的负担，因此提高可靠性。
在n型碳化硅外延生长层2的基体第一主面侧设有p型基极层(第二导电型的宽带隙半导体层)6。p型基极层6与第一p+型基极区3接触。p型基极层6的杂质浓度可以低于例如第一p+型基极区3的杂质浓度。由此，即使为了降低阈值电压而使p型基极层6的浓度下降，也能够通过抑制p型基极层6的耗尽层的扩展来避免击穿引起的耐压下降。在p型基极层6的内部，在基体第一主面侧选择性地设置有n+源极区(第一导电型的源极区)7和p++接触区(第二导电型的接触区)8。另外，n+源极区7和p++接触区8彼此接触。另外，在n型碳化硅外延生长层2的基体第一主面侧的表面层的夹在第一p+型基极区3和第二p+型基极区4中间的区域、以及夹在p型基极层6和第二p+型基极区4中间的区域设有n型高浓度区域5。
在图1A中，只图示了2个沟槽MOS构造，但也可以进一步使多个沟槽构造的MOS栅(包括金属-氧化膜-半导体的绝缘栅)构造并列配置。
层间绝缘膜11在碳化硅半导体基体的第一主面侧的整个面以覆盖埋入到沟槽的栅电极10的方式设置。源电极12经由在层间绝缘膜11上开口的接触孔与n+源极区7和p++接触区8接触。源电极12通过层间绝缘膜11与栅电极10电绝缘。在源电极12上设有源电极极板14。
(实施方式1的碳化硅半导体装置的制造方法)
接着，说明实施方式的碳化硅半导体装置的制造方法。图3～图8是示意性地表示实施方式的碳化硅半导体装置的制造中途的状态的截面图。
首先，准备由n型的碳化硅构成的n+型碳化硅基板1。然后，将掺杂了n型的杂质例如氮原子并且由碳化硅构成的第一n型碳化硅外延生长层(第一个第一导电型宽带隙半导体层)2a在该n+型碳化硅基板1的第一主面上外延生长到例如30μm左右的厚度为止。该第一n型碳化硅外延生长层2a成为n型碳化硅外延生长层2。至此的状态如图3所示。
接着，在第一n型碳化硅外延生长层2a的表面上通过光刻技术由例如氧化膜形成具有期望的开口部的未图示的掩模。然后，将该氧化膜作为掩模通过离子注入法将p型的杂质例如铝原子以离子的方式注入。由此，在第一n型碳化硅外延生长层2a的表面区域的一部分，例如深度0.5μm左右的第一p型区域(第二导电型的第一半导体区)3a和第二p+型基极区(第二导电型的第二半导体区)4形成为例如相邻的第一p型区域3a和第二p+型基极区4之间的距离成为1.5μm左右。可以设定用于形成第一p型区域3a和第二p+型基极区4的离子注入时的剂量，以使例如杂质浓度为5×1018/cm3左右。
接着，除去用于形成第一p型区域3a和第二p+型基极区4的离子注入时使用的掩模。然后，通过离子注入法将n型的杂质例如氮原子以离子的方式进行注入。由此，在第一n型碳化硅外延生长层2a的表面层的、在第一p型区域3a与第二p+型基极区4之间，形成例如深度为0.5μm以下程度的第一n型区域(第一导电型的第一区域)5a。可以设定用于形成第一n型区域5a的离子注入时的剂量，以使例如杂质浓度为1×1017/cm3左右。至此的状态如图4所示。
接着，在第一n型碳化硅外延生长层2a的表面上掺杂n型的杂质例如氮原子并且使第二n型碳化硅外延生长层(第二个第一导电型宽带隙半导体层)2b外延生长到例如0.5μm左右的厚度。该第二n型碳化硅外延生长层2b和第一n型碳化硅外延生长层2a一起成为n型碳化硅外延生长层2。可以设定用于形成第二n型碳化硅外延生长层2b的外延生长的条件，以使例如第二n型碳化硅外延生长层2b的杂质浓度成为3×1015/cm3左右。
接着，在n型碳化硅外延生长层2的表面上通过光刻技术由例如氧化膜形成具有期望的开口部的未图示的掩模。然后，将该氧化膜作为掩模通过离子注入法将p型的杂质例如铝原子以离子的方式进行注入。由此，在n型碳化硅外延生长层2的表面区域的一部分，例如深度0.5μm左右的第二p型区域(第二导电型的第三半导体区)3b以与例如第一p型区域3a的上部重合的方式形成。该第二p型区域3b和第一p型区域3a一起成为第一p+型基极区3。可以设定用于形成第二p型区域3b的离子注入时的剂量，以使例如杂质浓度成为5×1018/cm3左右。
接着，除去用于形成第二p型区域3b的离子注入时使用的掩模。然后，通过离子注入法将n型的杂质例如氮原子以离子的方式注入。由此，在第二n型碳化硅外延生长层2b的表面层的一部分，以与第一p型区域3a、第二p+型基极区4、第一n型区域5a接触的方式形成例如深度0.5μm左右的第二n型区域(第一导电型的第二区域)5b。可以设定用于设置第二n型区域5b的离子注入时的剂量，以使例如杂质浓度为1×1017/cm3左右。该第二n型区域5b和第一n型区域5a一起成为n型高浓度区域5。至此的状态如图5所示。
接着，在n型碳化硅外延生长层2的表面(即第一p+型基极区3和第二n型区域5b的表面)上，掺杂p型的杂质例如铝原子并且将p型基极层(第二导电型的宽带隙半导体层)6外延生长到例如1.3μm左右的厚度为止。可以设定用于形成p型基极层6的外延生长的条件，以使例如杂质浓度为低于第一p+型基极区3的杂质浓度的4×1017/cm3左右。利用至此的工序，在n+型碳化硅基板1上形成由层积n型碳化硅外延生长层2和p型基极层6而成的碳化硅半导体基体。
接着，在p型基极层6的表面上通过光刻技术由例如氧化膜形成具有期望的开口部的未图示的掩模。然后，将该氧化膜作为掩模通过离子注入法将n型的杂质例如磷(P)以离子的方式注入。由此，在p型基极层6的表面层的一部分形成n+源极区(第一导电型的源极区)7。可以设定用于形成n+源极区7的离子注入时的剂量，以使杂质浓度高于例如第一p+型基极区3。接着，除去用于形成n+源极区7的离子注入时使用的掩模。
然后，在p型基极层6的表面上通过光刻技术由例如氧化膜形成具有期望的开口部的未图示的掩模，将该氧化膜作为掩模在p型基极层6的表面上将p型的杂质例如铝以离子的方式注入。由此，在p型基极层6的表面区域的一部分形成p++接触区(第二导电型的接触区)8。可以设定用于形成p++接触区8的离子注入时的剂量，以使杂质浓度比例如第二p+型基极区4高。接着，除去在用于形成p++接触区8的离子注入时使用的掩模。也可以将用于形成n+源极区7的离子注入和用于形成p++接触区8的离子注入的顺序交换。至此的状态如图6所示。
接着，进行热处理(退火)，使例如第一p型区域3a、第二p型区域3b、n+源极区7、p++接触区8活化。热处理的温度可以是例如1700℃左右。热处理的时间可以是例如2分钟左右。应予说明，如上所述，可以通过1次热处理对各离子注入区域一起进行活化，也可以在每当进行离子注入时进行热处理来进行活化。
接着，在p型基极层6的表面(即n+源极区7和p++接触区8的表面)上，通过光刻技术由例如氧化膜形成具有期望的开口部的未图示的掩模。然后，将该氧化膜作为掩模通过干法蚀刻等形成贯穿n+源极区7和p型基极层6而到达n型高浓度区域5的沟槽16。沟槽16的底部可以到达第二p+型基极区4，也可以位于夹在p型基极层6与第二p+型基极区4之间的n型高浓度区域5内。接着，除去为了形成沟槽16而使用的掩模。至此的状态如图7所示。
接着，沿n+源极区7和p++接触区8的表面、沟槽16的底部和侧壁形成栅绝缘膜9。该栅绝缘膜9可以在氧气气氛中通过1000℃左右的温度的热处理由热氧化形成。另外，该栅绝缘膜9可以通过高温氧化(HighTemperature Oxide：HTO)等化学反应由堆积的方法形成。
接着，在栅绝缘膜9上形成掺杂了例如磷原子的多晶硅层。该多晶硅层以埋入沟槽16内的方式形成。对通过该多晶硅层进行图案化，使其残留在沟槽16内部，形成栅电极10。栅电极10的一部分可以从沟槽16的上方(源电极极板14侧)向源电极极板14侧突出。
接着，以覆盖栅绝缘膜9和栅电极10的方式将例如磷玻璃以1μm左右的厚度进行成膜，形成层间绝缘膜11。对层间绝缘膜11和栅绝缘膜9进行图案化而选择性地除去，由此形成接触孔，露出n+源极区7和p++接触区8。之后，进行热处理(回流焊)来使层间绝缘膜11平坦化。至此的状态如图8所示。
接着，在接触孔内和层间绝缘膜11上形成成为源电极12的导电性的膜。选择性地除去该导电性的膜，只在例如接触孔内残留源电极12。
接着，在n+型碳化硅基板1的第二主面上形成由例如镍(Ni)膜形成的漏电极13。之后，在例如970℃左右的温度下进行热处理，n+型碳化硅基板1和漏电极13欧姆连接。
接着，通过例如溅射法以厚度成为例如5μm左右的方式设置例如铝膜，以覆盖源电极12和层间绝缘膜11。之后，选择性地去除铝膜，以覆盖整个元件的活性部的方式残留，由此形成源电极极板14。
接着，在漏电极13的表面按顺序层积例如钛(Ti)、镍和金(Au)，由此形成漏电极极板15。通过以上方式完成图1所示的半导体装置。
(实施例)
图9是表示实施方式1的碳化硅半导体装置的实施例中沟槽和第二p+型基极区的在横向位置产生偏移的状态的一例的截面图。横向是指第一p型基极区3、第二p型基极区4排列的方向。这里，合计偏移量101是第二p+型基极区4的中心和沟槽16的中心的横向的距离(单位：μm)，p型基极区宽度102是第二p+型基极区4的宽度(单位：μm)，沟槽宽度103是沟槽16的宽度(单位：μm)。
图10是表示实施方式1的碳化硅半导体装置的实施例的栅绝缘膜最大电场强度特性的特性图。图10是通过沟槽16正下方的第二p+型基极区4的合计偏移来模拟沟槽16的中心从第二p+型基极区4的中心沿横向转移时的栅绝缘膜9电场强度的变动的结果。在图10中，还表示了栅绝缘膜9的最大电场强度相对于比较例的合计偏移的关系。作为比较例的构造(未图示)，将p型基极区宽度102设为1μm，将沟槽宽度103设为1μm。比较例的除p型基极区宽度102以外的构成与实施例相同。作为实施例的构造，将p型基极区宽度102设为2μm，将沟槽宽度103设为1μm。
在图10中，纵轴为栅绝缘膜9的最大电场强度(单位：MV/cm)，横轴为沟槽16和第二p+型基极区4的横向位置的合计偏移量101。图10是对于实施例和比较例，模拟栅绝缘膜9的最大电场强度的结果，对漏极施加4000V时的合计偏移量101与栅绝缘膜9的最大电场强度的关系的一例的特性图。如图10所示，模拟的结果确认，p型基极区宽度102比沟槽宽度103宽的实施例与p型基极区宽度102与沟槽宽度103宽度相同的比较例相比，将电压施加于漏极侧时的对栅绝缘膜9的最大电场强度得到改善。
图11是表示实施方式1的碳化硅半导体装置的实施例的导通电阻特性的特性图。在图11中，还表示比较例的导通电阻特性。对于实施例和比较例而言，图11表示作为检验导通电阻特性的结果，实施方式1的半导体装置的实施例和比较例的导通电阻特性的一例的特性图。在图11中，纵轴为导通电阻(单位：mΩcm2)，横轴为p型基极区宽度102(单位：μm)。如图11所示，检验的结果能够确认，若例如p型基极区宽度102增加则导通电阻增大，而即使在p型基极区宽度102＝3μm的情况下实施例的导通电阻为从比较例的导通电阻起只增加2％左右。在图11中，p型基极区宽度102＝1μm的图形为比较例，p型基极区宽度102＝1μm以外的图形为实施例。
根据以上的检验结果，通过使p型基极区宽度102比沟槽宽度103宽，能够抑制导通电阻的增大并且抑制对于栅绝缘膜9的电场强度。
应予说明，在本实施方式1中，表示了以离子注入的方式进行形成第二n型区域5b的形式，也可以形成第二n型碳化硅外延生长层2b作为第二n型区域5b。即，也可以采用设定为在第二n型碳化硅外延生长层2b的外延生长时氮的杂质浓度成为第二n型区域5b的杂质浓度，省略离子注入的制造方法。另外，可以将n+型碳化硅基板1和n型碳化硅外延生长层2一起作为碳化硅半导体基体，在n型碳化硅外延生长层2的基体第一主面侧的表面层通过离子注入形成p型基极层6。另外，也可以将n+型碳化硅基板1单体作为碳化硅半导体基体，在n+型碳化硅基板1的第一主面侧的表面层通过离子注入形成所有构成MOS栅构造的区域(包括n型高浓度区域5和第一p型基极区3、第二p型基极区4)。
以上，如上所述，根据实施方式1，通过设置与p型基极层接触的第一p+型基极区，能够在相邻的沟槽间，在比沟槽的底部更靠近漏极侧的位置形成第一p+型基极区与n型漂移层的pn结。另外，在n型漂移层的内部以包围沟槽底部的方式或者以比沟槽底部深且与沟槽沿深度方向对置的方式设置第二p+型基极区，由此能够在靠近沟槽的底部的位置形成第二p+型基极区与n型漂移层的pn结。这样，通过形成第一p型基极区、第二p型基极区与n型漂移层的pn结，能够防止高电场施加于沟槽底部的栅绝缘膜。因此，即使在将宽带隙半导体用作半导体材料的情况下也能够使高耐电压化成为可能。另外，通过设置宽度比沟槽宽度宽的第二p+型基极区，能够缓和沟槽的底部的角部的电场，因此能够进一步提高耐电压。
另外，根据实施方式1，第一p+型基极区的一部分向沟槽侧延伸，与第二p+型基极区连接，由此能够将在第二p+型基极区与n型碳化硅外延生长层的接合部分发生雪崩击穿时产生的空穴有效地退避到源电极。因此，能够在耐电压高的状态下，使导通电阻下降。另外，根据实施方式1，通过使第二p+型基极区的宽度大于沟槽的宽度，即使在沟槽和第二p+型基极区的横向位置发生一起偏移，也可以以包围沟槽底部的至少一个角部的方式配置第二p+型基极区。由此，能够提供与现有相比提高对于栅绝缘膜的最大电场强度，并且将导通电阻保持为与现有相同程度的半导体装置。因此，能够以外延生长和离子注入或者只有离子注入的比现有简单的制造方法来制造耐电压高且导通电阻低的半导体装置。
(实施方式2)
图12是表示本发明的实施方式2的碳化硅半导体装置的构成的截面图。如图12所示，实施方式2的碳化硅半导体装置为在n型碳化硅外延生长层2的内部与第一p+型基极区3的下端部(漏极侧端部)接触的方式设置有第三p型区域3c的构造。第三p型区域3c与p型基极层6和第一p+型基极区3一起作为基极区发挥作用。
第三p型区域3c的厚度可以是例如0.1μm～0.5μm程度，第三p型区域3c的宽度比第一p+型基极区3的宽度窄，例如可以比第一p+型基极区3窄0.1μm以上。另外，第三p型区域3c沿第一p+型基极区3的侧壁方向和与n+碳化硅基板1的表面平行的方向连续地以相同的厚度设置，也可以设为从n+碳化硅基板1侧俯瞰为周期性点状的形状。
实施方式2的碳化硅半导体装置的其它构成与实施方式1的碳化硅半导体装置的构成相同，因此省略重复说明。
(实施方式2的碳化硅半导体装置的制造方法)
图13是示意地表示实施方式2的碳化硅半导体装置的制造中途的状态的截面图。如图13所示，在形成第一p型区域3a、第二p+型基极区4、第一n型区域5a之后，除去离子注入时使用的掩模。之后，在第一n型碳化硅外延生长层2a的表面上，由例如抗蚀剂通过光刻技术形成具有期望的开口部的未图示的掩模。然后，将该抗蚀剂作为掩模通过离子注入法将p型的杂质例如铝原子以离子的方式进行注入。由此，如图13所示，在第一p型区域3a的下部(漏极侧端部)，以与第一p型区域3a接触的方式形成例如厚度为0.25μm左右的第三p型区域3c，使第三p型区域3c为例如宽度1μm左右。可以将形成第三p型区域3c时的离子的能量设定为例如700keV，将剂量设定为例如1×1014/cm2左右。
对于实施方式2的碳化硅半导体装置的其它的制造方法，由于与实施方式1的碳化硅半导体装置的制造方法相同，因此省略重复的说明。
(实施例)
图14是实施方式2的碳化硅半导体装置的实施例和比较例的雪崩击穿时的电流分布图。在图14中，评价作为实施例形成有第三p型区域3c的构造(图14的(b))与作为比较例不形成第三p型区域3c的构造(图14的(a))下的引起雪崩击穿时的电流值的面内分布(截面图)的变化。如图14的(a)所示，可知在比较例中，在栅电极10正下方的第二p+型基极区4发生雪崩击穿，在栅电极10正下方电流较多地流动。另一方面，如图14的(b)所示，可以确认在实施例中，雪崩击穿在第三p型区域3c发生，电流路径从n+源极区7通过第三p型区域3c并流向漏极侧。同样的结果在第三p型区域3c的厚度为0.1μm以上，宽度比第一p+型基极区3窄0.1μm以上狭就会发生。
以上，如上所述，根据实施方式2，与实施方式1相同地，起到即使在使用宽带隙半导体作为半导体材料的情况下也能够使高耐电压化成为可能的效果。另外，根据实施方式2，通过使第一p+型基极区的下端部的至少一部分(第三p型区域)比第二p+型基极区的下端部深，当引起雪崩击穿时，使电流从源极区通过第三p型区域流向漏极侧。因此，能够进一步缓和沟槽的底部的栅绝缘膜的电场强度。
以上在本发明中，以将由碳化硅构成的碳化硅基板的第一主面作为(0001)面并且在该(0001)面上构成MOS栅构造的情况为例进行了说明，但不限于此，可以对宽带隙半导体的种类(例如氮化镓(GaN)等)、基板主面的面方位等进行各种变更。另外，在本发明中，在各实施方式中将第一导电型作为n型、将第二导电型作为p型，但本发明将第一导电型作为p型、将第二导电型作为n型也同样地成立。
工业上的应用可能性
如上所述，本发明的半导体装置用于在电力转换装置、各种工业用机械等的电源装置等中使用的高耐压半导体装置。

Claims (13)

1.一种半导体装置，其特征在于，具备：
第一导电型的宽带隙半导体基板，其由带隙比硅的带隙宽的半导体构成；
第一导电型宽带隙半导体层，其形成在所述宽带隙半导体基板的正面，由带隙比硅的带隙宽的半导体构成，且杂质浓度比所述宽带隙半导体基板的杂质浓度低；
第二导电型的第一基极区，其选择性地设置在所述第一导电型宽带隙半导体层的相对于所述宽带隙半导体基板侧的相反侧的表面层；
第二导电型的第二基极区，其选择性地形成在所述第一导电型宽带隙半导体层的内部；
第一导电型的区域，其选择性地形成在所述第一导电型宽带隙半导体层的相对于所述宽带隙半导体基板侧的相反侧的表面层，并且杂质浓度比所述第一导电型宽带隙半导体层的杂质浓度高；
第二导电型宽带隙半导体层，其形成在所述第一导电型宽带隙半导体层的相对于所述宽带隙半导体基板的相反侧的表面，由带隙比硅的带隙宽的半导体构成；
第一导电型的源极区，其选择性地形成在所述第二导电型宽带隙半导体层的内部；
沟槽，其贯穿所述第二导电型宽带隙半导体层和所述源极区而到达所述第一导电型的区域；
栅电极，其隔着栅绝缘膜形成在所述沟槽内部；
源电极，其与所述第二导电型宽带隙半导体层和所述源极区接触；以及
漏电极，其设置在所述宽带隙半导体基板的背面，
所述第二基极区配置在与所述沟槽沿深度方向对置的位置，
所述第一基极区的一部分向所述沟槽侧延伸并与所述第二基极区连接。
2.根据权利要求1记载的半导体装置，其特征在于，所述第二基极区的宽度比所述沟槽的宽度还宽。
3.根据权利要求1记载的半导体装置，其特征在于，所述沟槽贯穿所述第一导电型的区域而到达所述第二基极区。
4.根据权利要求1记载的半导体装置，其特征在于，所述第一导电型的区域在连接部分与所述第二导电型宽带隙半导体层之间延伸，所述连接部分是所述第一基极区的一部分与所述第二基极区的连接部分。
5.根据权利要求1记载的半导体装置，其特征在于，所述半导体装置具有将所述第一基极区的一部分与所述第二基极区之间的连接部分以夹着所述第一导电型的区域的方式，沿着与所述第一基极区和所述第二基极区排列的方向正交的方向周期地配置而成的平面布局。
6.根据权利要求1记载的半导体装置，其特征在于，所述第一基极区的所述漏电极侧的端部的至少一部分位于比所述第二基极区的所述漏电极侧的端部更靠所述漏电极侧的位置。
7.根据权利要求1记载的半导体装置，其特征在于，具有将所述第一基极区的所述漏电极侧的端部的、比所述第二基极区的所述漏电极侧的端部更深的部分沿着与所述第一基极区和所述第二基极区排列的方向正交的方向周期地配置而成的平面布局。
8.根据权利要求1～7中任意一项记载的半导体装置，其特征在于，带隙比硅的带隙宽的半导体为碳化硅。
9.一种半导体装置的制造方法，其特征在于，包括：
在由带隙比硅的带隙宽的半导体构成的第一导电型的宽带隙半导体基板的正面，形成杂质浓度比所述宽带隙半导体基板的杂质浓度低的第一个第一导电型宽带隙半导体层的第一工序；
在所述第一个第一导电型宽带隙半导体层的表面层选择性地形成第二导电型的第一半导体区域和第二导电型的第二半导体区域的第二工序；
在所述第一个第一导电型宽带隙半导体层的表面形成第二个第一导电型宽带隙半导体层的第三工序，所述第二个第一导电型宽带隙半导体层由带隙比硅的带隙宽的半导体构成，且杂质浓度比所述宽带隙半导体基板的杂质浓度低；
在所述第二个第一导电型宽带隙半导体层的表面层选择性地形成与所述第一半导体区域接触的第二导电型的第三半导体区域的第四工序；
在所述第二个第一导电型宽带隙半导体层的表面形成由带隙比硅的带隙宽的半导体构成的第二导电型宽带隙半导体层的第五工序；
在所述第二导电型宽带隙半导体层的内部选择性地形成第一导电型的源极区的第六工序；
将贯穿所述源极区和所述第二导电型宽带隙半导体层而到达所述第一导电型的第一区域的沟槽形成在与所述第二半导体区域沿深度方向对置的位置的第七工序；
在所述沟槽的内部隔着栅绝缘膜形成栅电极的第八工序；
形成与所述第二导电型宽带隙半导体层和所述源极区接触的源电极的第九工序；以及
在所述宽带隙半导体基板的背面形成漏电极的第十工序，
在所述第二工序中，以在所述第一半导体区域与所述第二半导体区域之间残留所述第一个第一导电型宽带隙半导体层的方式，将所述第一半导体区域的一部分和所述第二半导体区域连接。
10.根据权利要求9记载的半导体装置的制造方法，其特征在于，在所述第四工序中，形成与所述第一基极区的除与所述第二基极区的连接部分以外的部分接触的所述第三半导体区域。
11.根据权利要求9记载的半导体装置的制造方法，其特征在于，在所述第一工序之后且在所述第三工序之前，还包括在所述第一个第一导电型宽带隙半导体层的表面层中所述第一半导体区域与所述第二半导体区域之间形成第一导电型的第一区域的工序。
12.根据权利要求11记载的半导体装置的制造方法，其特征在于，在所述第三工序之后且在所述第五工序之前，还包括在所述第二个第一导电型宽带隙半导体层的表面层选择性地形成与所述第一区域接触的第一导电型的第二区域。
13.根据权利要求9～12中任意一项记载的半导体装置的制造方法，其特征在于，在所述第一工序之后且在所述第三工序之前，还包括在比所述第一半导体区域深的位置形成与所述第一半导体区域接触的第二导电型的第四半导体区域的工序。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112016003510B4 (de) * 2015-10-16 2023-11-16 Fuji Electric Co., Ltd. HALBLEITERVORRlCHTUNG UND VERFAHREN ZUR HERSTELLUNG EINER HALBLEITERVORRICHTUNG
JP6472776B2 (ja) * 2016-02-01 2019-02-20 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6658257B2 (ja) * 2016-04-22 2020-03-04 住友電気工業株式会社 炭化珪素半導体装置
US10164021B2 (en) * 2017-05-26 2018-12-25 Fuji Electric Co., Ltd. Silicon carbide semiconductor device
JP7081087B2 (ja) * 2017-06-02 2022-06-07 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
CN107658260A (zh) * 2017-08-08 2018-02-02 全球能源互联网研究院有限公司 在基板上形成绝缘沟槽的方法及半导体器件
JP6992388B2 (ja) * 2017-10-05 2022-01-13 富士電機株式会社 半導体装置
JP7067021B2 (ja) 2017-11-07 2022-05-16 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
JP7057555B2 (ja) 2017-11-29 2022-04-20 国立研究開発法人産業技術総合研究所 半導体装置
JP7062946B2 (ja) * 2017-12-25 2022-05-09 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6896672B2 (ja) * 2018-03-21 2021-06-30 株式会社東芝 半導体装置及びその製造方法
US11069770B2 (en) * 2018-10-01 2021-07-20 Ipower Semiconductor Carrier injection control fast recovery diode structures
JP7169872B2 (ja) * 2018-12-26 2022-11-11 住重アテックス株式会社 半導体装置および半導体装置の製造方法
JP7275573B2 (ja) * 2018-12-27 2023-05-18 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2020155739A (ja) 2019-03-22 2020-09-24 富士電機株式会社 絶縁ゲート型半導体装置
JP7302286B2 (ja) 2019-05-23 2023-07-04 富士電機株式会社 半導体装置
DE102019212649A1 (de) * 2019-08-23 2021-02-25 Robert Bosch Gmbh Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
JP7439422B2 (ja) 2019-09-06 2024-02-28 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7327283B2 (ja) * 2020-05-29 2023-08-16 豊田合成株式会社 半導体装置
JP2021197384A (ja) * 2020-06-09 2021-12-27 富士電機株式会社 半導体装置
CN113838910A (zh) * 2021-08-24 2021-12-24 深圳深爱半导体股份有限公司 功率器件及制备方法
CN116598347B (zh) * 2023-07-19 2023-09-29 北京昕感科技有限责任公司 具有曲面栅极沟槽的SiC MOSFET元胞结构、器件及制备方法
CN117558761B (zh) * 2024-01-10 2024-04-05 湖北九峰山实验室 一种宽禁带半导体沟槽mosfet器件及其制造方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001267570A (ja) * 2000-03-15 2001-09-28 Mitsubishi Electric Corp 半導体装置及び半導体装置製造方法
US20110291110A1 (en) * 2010-05-31 2011-12-01 Toyota Jidosha Kabushiki Kaisha Silicon carbide semiconductor device and method of manufacturing the same
JP2012169385A (ja) * 2011-02-11 2012-09-06 Denso Corp 炭化珪素半導体装置
JP2013098315A (ja) * 2011-10-31 2013-05-20 Toyota Motor Corp スイッチング素子とその製造方法
CN103250254A (zh) * 2011-05-27 2013-08-14 新电元工业株式会社 沟槽栅极功率半导体装置及其制造方法
US20140264564A1 (en) * 2013-03-13 2014-09-18 Cree, Inc. Field Effect Transistor Devices with Buried Well Protection Regions
JP2015072999A (ja) * 2013-10-02 2015-04-16 株式会社デンソー 炭化珪素半導体装置
CN104885227A (zh) * 2012-12-28 2015-09-02 三菱电机株式会社 碳化硅半导体器件及其制造方法
JP2015159271A (ja) * 2014-01-24 2015-09-03 株式会社デンソー 半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5539931A (en) 1978-09-13 1980-03-21 Nissan Motor Co Ltd Process control device
US6180958B1 (en) 1997-02-07 2001-01-30 James Albert Cooper, Jr. Structure for increasing the maximum voltage of silicon carbide power transistors
JP4061711B2 (ja) * 1998-06-18 2008-03-19 株式会社デンソー Ｍｏｓトランジスタ及びその製造方法
JP5721308B2 (ja) * 2008-03-26 2015-05-20 ローム株式会社 半導体装置
US8525254B2 (en) 2010-08-12 2013-09-03 Infineon Technologies Austria Ag Silicone carbide trench semiconductor device
JP2012169384A (ja) * 2011-02-11 2012-09-06 Denso Corp 炭化珪素半導体装置およびその製造方法
US9954054B2 (en) 2014-06-30 2018-04-24 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method for manufacturing the same
US9978840B2 (en) 2014-06-30 2018-05-22 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method for manufacturing the same
US10453952B2 (en) 2015-09-09 2019-10-22 Sumitomo Electric Industries, Ltd. Semiconductor device
DE112016003510B4 (de) * 2015-10-16 2023-11-16 Fuji Electric Co., Ltd. HALBLEITERVORRlCHTUNG UND VERFAHREN ZUR HERSTELLUNG EINER HALBLEITERVORRICHTUNG
JP6801323B2 (ja) * 2016-09-14 2020-12-16 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2019004010A (ja) * 2017-06-14 2019-01-10 富士電機株式会社 半導体装置およびその製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001267570A (ja) * 2000-03-15 2001-09-28 Mitsubishi Electric Corp 半導体装置及び半導体装置製造方法
US20110291110A1 (en) * 2010-05-31 2011-12-01 Toyota Jidosha Kabushiki Kaisha Silicon carbide semiconductor device and method of manufacturing the same
JP2012169385A (ja) * 2011-02-11 2012-09-06 Denso Corp 炭化珪素半導体装置
CN103250254A (zh) * 2011-05-27 2013-08-14 新电元工业株式会社 沟槽栅极功率半导体装置及其制造方法
JP2013098315A (ja) * 2011-10-31 2013-05-20 Toyota Motor Corp スイッチング素子とその製造方法
CN104885227A (zh) * 2012-12-28 2015-09-02 三菱电机株式会社 碳化硅半导体器件及其制造方法
US20140264564A1 (en) * 2013-03-13 2014-09-18 Cree, Inc. Field Effect Transistor Devices with Buried Well Protection Regions
JP2015072999A (ja) * 2013-10-02 2015-04-16 株式会社デンソー 炭化珪素半導体装置
JP2015159271A (ja) * 2014-01-24 2015-09-03 株式会社デンソー 半導体装置の製造方法

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