CN115394831A - 碳化硅半导体装置 - Google Patents

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Abstract

本发明提供一种即使在除去场氧化膜的情况下也能够保持ESD耐量的碳化硅半导体装置。碳化硅半导体装置具备第一导电型的碳化硅半导体基板、第一导电型的第一半导体层(2)、第二导电型的第二半导体层(6)、第一导电型的第一半导体区、第二导电型的第二半导体区(8)、栅极绝缘膜、栅极电极、第一电极、第二电极和栅极焊盘部(23)。栅极焊盘部(23)包括栅极电极焊盘和连接部。在与连接部在深度方向上对置的区域具有未设置第二半导体区(8)的第一区(6a)，在与栅极电极焊盘的角部在深度方向上对置的区域具有未设置第二半导体区(8)的第二区。在第二半导体区(8)、第一区(6a)以及第二区的表面上设置有与栅极绝缘膜相同的氧化膜(16)。

Description

碳化硅半导体装置
技术领域
本发明涉及碳化硅半导体装置。
背景技术
以往，使用硅(Si)来作为控制高电压和/或大电流的功率半导体元件的构成材料。功率半导体装置有双极型晶体管和/或IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)、MOSFET(MetalOxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应管)等多种类型，根据用途将它们区别使用。
例如，双极型晶体管和/或IGBT相比于MOSFET来说电流密度高，能够实现大电流化，但无法高速地进行开关。具体来说，双极型晶体管的以数kHz程度的开关频率的使用是极限，IGBT的以数十kHz程度的开关频率的使用极限是极限。另一方面，功率MOSFET相比于双极晶体管和/或IGBT来说电流密度低而难以大电流化，但能够进行达数MHz程度的高速开关动作。
然而，市场上对兼具大电流和高速性的功率半导体装置的要求强烈，对IGBT和/或功率MOSFET的改良倾注了力量，现在开发进展到几乎接近材料极限的程度。从功率半导体装置的观点出发，正在研究代替硅的半导体材料，作为能够制作(制造)低导通电压、高速特性、高温特性优异的下一代功率半导体装置的半导体材料，碳化硅(SiC)备受关注。
关于其背景，可举出SiC是化学上非常稳定的材料，带隙宽达3eV，即使在高温下也能够作为半导体而极其稳定地使用这一点。另外，最大电场强度也比硅大1个数量级以上。SiC超越硅的材料极限的可能性大，因此在功率半导体用途、特别是在MOSFET中的今后的发展备受期待。特别是其导通电阻小受到期待。能够期待在维持高耐压特性的状态下具有更低的导通电阻的纵型SiC-MOSFET。
这里，图9是示出以往的碳化硅半导体装置的栅极焊盘部的俯视图。作为以往的碳化硅半导体装置，以纵型SiC-MOSFET为例进行说明。在纵型SiC-MOSFET中，在正面设置栅极焊盘部123和源极焊盘部。源极焊盘部设置在栅极焊盘部123的周围。栅极焊盘部123包括与栅极电极连接的栅极电极焊盘119和将栅极电极焊盘119与栅极流道连接的连接部119a。图10是以往的碳化硅半导体装置的图9的E-E’部分的截面图。图11是以往的碳化硅半导体装置的图9的F-F’部分的截面图。
在以往的纵型SiC-MOSFET的栅极焊盘部123中，在n+型碳化硅基板的正面层叠有n-型碳化硅层102和n型区域(未图示)，在n型区域的内部选择性地设置有下部p+型基区103a、上部p+型基区103b，且在n型区域上设置有p型基极层106。另外，在p型基极层106的表面选择性地设置有p++型接触区108。
另外，在纵型SiC-MOSFET的栅极焊盘部123，为了提高ESD(Electro StaticDischarge：静电放电)耐量而在用于缓和电场并保持耐压的边缘终端区设置有厚度500nm左右的场氧化膜121。在场氧化膜121上设置有厚度为100nm左右的HTO(High TemperatureOxide：高温氧化物)膜116。
在HTO膜116上设置多晶硅117，在多晶硅117上设置由BPSG和NSG构成的层间绝缘膜118，在层间绝缘膜118上设置金属膜124。在多晶硅117内开设有到达HTO膜116的接触孔122a，层间绝缘膜118填埋接触孔122a。通过层间绝缘膜118，多晶硅117被电绝缘为栅极焊盘部123的部分和源极焊盘部的部分。
另外，在层间绝缘膜118内开设有到达多晶硅117的接触孔122b，将金属膜124与多晶硅117电连接。在金属膜124内开设有到达层间绝缘膜118的接触孔122c，金属膜124被电绝缘为栅极焊盘部123的部分和源极焊盘部的部分。栅极焊盘部123的部分的金属膜124成为栅极电极焊盘119。
另外，公知有下述技术：通过增大隔着氧化膜设置在半导体基板的第一主面上的栅极多晶硅层整体的表面积，即使由于ESD等而将大量的电荷注入到栅极焊盘，也能够使施加于栅极多晶硅层的下层的氧化膜的电压分散，从而能够抑制该氧化膜的绝缘击穿(例如，参照下述专利文献1)。
现有技术文献
专利文献
专利文献1：日本特开2020-150179号公报
发明内容
技术问题
在此，在沟槽型MOSFET中，场氧化膜121在形成沟槽后选择性地成膜。为了形成场氧化膜121，需要形成掩模，存在制造成本上升的问题。因此，提出有除去了场氧化膜121的纵型SiC-MOSFET。
图12是除去了场氧化膜的碳化硅半导体装置的图9的E-E’部分的截面图。图13是除去了场氧化膜的碳化硅半导体装置的图9的F-F’部分的截面图。在这种情况下，如图12和图13所示，在p++型接触区108上设置有HTO膜116。
然而，如果不形成场氧化膜121，则产生电场集中，存在ESD耐量降低的问题。由此，如果对除去了场氧化膜的碳化硅半导体装置进行ESD试验，则有时在栅极电极焊盘119发生击穿。特别是，有时在电场集中的栅极电极焊盘119的角部(图9的部分B)以及连接部119a的接触孔122b的部分、和从接触孔122b到栅极电极焊盘119的区域(图9的部分A)发生击穿。
本发明为了消除上述的现有技术的问题点，目的在于提供一种即使在除去了场氧化膜的情况下也能够保持ESD耐量的碳化硅半导体装置。
技术方案
为了解决上述课题，达成本发明的目的，本发明的碳化硅半导体装置具有以下特征。碳化硅半导体装置在第一导电型的碳化硅半导体基板的正面设置有杂质浓度低于所述碳化硅半导体基板的杂质浓度的第一导电型的第一半导体层。在所述第一半导体层的与所述碳化硅半导体基板一侧相反侧的表面层选择性地设置有第二导电型的第二半导体层。在所述第二半导体层的与所述碳化硅半导体基板一侧相反侧的表面层选择性地设置有第一导电型的第一半导体区。在所述第二半导体层的与上述碳化硅半导体基板一侧相反侧的表面层选择性地设置杂质浓度高于所述第二半导体层的杂质浓度的第二导电型的第二半导体区。在被所述第一半导体区与所述第一半导体层所夹的所述第二半导体层的表面上的至少一部分隔着栅极绝缘膜设置有栅极电极。在所述第一半导体区和所述第二半导体区的表面设置有第一电极。在所述碳化硅半导体基板的背面设置有第二电极。设置有经由栅极电极布线与所述栅极电极电连接的栅极焊盘部。所述栅极焊盘部包括栅极电极焊盘、以及将所述栅极电极焊盘与所述栅极电极布线电连接的连接部。具有在与所述连接部在深度方向上对置的区域未设置所述第二半导体区的第一区、和在与所述栅极电极焊盘的角部在深度方向上对置的区域未设置上述第二半导体区的第二区。在所述第二半导体区、所述第一区以及所述第二区的表面上设置有与所述栅极绝缘膜相同的氧化膜。相同的氧化膜是指同时形成的氧化膜，包括在面方位不同的面上同时形成的氧化膜，同时形成且与面方位相应的厚度的氧化膜是符合的。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，所述第一区的宽度为第一多晶硅层的宽度以上，所述第一多晶硅层设置在与上述连接部在深度方向上对置的区域。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，所述第一区的宽度从所述第一多晶硅层的端部扩展20μm以下。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，所述第二区的宽度以第二多晶硅层的端部为中心且为10μm以上且40μm以下，所述第二多晶硅层设置在与上述栅极电极焊盘在深度方向上对置的区域。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，所述第一区和所述第二区与所述第二半导体层为相同的导电型且为相同的杂质浓度。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，在与所述栅极电极焊盘的周边部在深度方向上对置的区域还具有未设置所述第二半导体区的第三区，所述氧化膜还设置在所述第三区的表面上。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，所述高温氧化膜的厚度为50nm以上且150nm以下。
根据上述发明，不设置场氧化膜，而在栅极焊盘部的连接部和栅极电极焊盘的角部设置有将p++型接触区(第二导电型的第二半导体区)抽出而成的区域。因此，在连接部和角部，HTO膜在深度方向上与p型基极层(第二导电型的第二半导体层)接触。p型基极层的杂质浓度低于p++型接触区的杂质浓度，杂质浓度越低则耗尽层宽度越宽阔，因此通过p型基极层使ESD耐量增加，能够实现与设置有场氧化膜的情况相同程度的ESD耐量。这样，在本发明中，能够维持ESD耐量，并且不设置场氧化膜而降低制造成本。
发明效果
根据本发明的碳化硅半导体装置，产生即使在除去了场氧化膜的情况下也能够保持ESD耐量的效果。
附图说明
图1是示出实施方式的碳化硅半导体装置的结构的截面图。
图2是示出实施方式的碳化硅半导体装置的另一结构的截面图。
图3是示出实施方式的碳化硅半导体装置的结构的俯视图。
图4是实施方式的碳化硅半导体装置的栅极焊盘部的放大图。
图5是实施方式的碳化硅半导体装置的栅极电极焊盘的连接部的放大图。
图6是实施方式的碳化硅半导体装置的图5的C-C’部分的截面图。
图7是实施方式的碳化硅半导体装置的栅极电极焊盘的角部的放大图。
图8是实施方式的碳化硅半导体装置的图7的D-D’部分的截面图。
图9是示出以往的碳化硅半导体装置的栅极焊盘部的俯视图。
图10是以往的碳化硅半导体装置的图9的E-E’部分的截面图。
图11是以往的碳化硅半导体装置的图9的F-F’部分的截面图。
图12是除去了场氧化膜的碳化硅半导体装置的图9的E-E’部分的截面图。
图13是除去了场氧化膜的碳化硅半导体装置的图9的F-F’部分的截面图。
符号说明
1 n+型碳化硅基板
2、102 n-型碳化硅层
3 p+型基区
3a、103a 下部p+型基区
3b、103b 上部p+型基区
4 n型阱区
5 n型区域
6、106 p型基极层
6a 未设置p++型接触区的第一区
6b 未设置p++型接触区的第二区
6c 未设置p++型接触区的第三区
7 n+型源极区
8、108 p++型接触区
9 栅极绝缘膜
10 栅极电极
11 层间绝缘膜
12 源极电极
13 源极电极焊盘
14 漏极电极
15 沟槽
16、116 HTO膜
17、117 多晶硅
17a 与栅极焊盘部在深度方向上对置的多晶硅
17b 与栅极电极焊盘在深度方向上对置的多晶硅
17c 与栅极焊盘部在深度方向上对置的多晶硅的端部
17d 与栅极电极焊盘在深度方向上对置的多晶硅的端部
18、118 层间绝缘膜
19、119 栅极电极焊盘
19a、119a 连接部
20 有源区
22a、22b、22c、122a、122b、122c 接触孔
23、123 栅极焊盘部
24、124 金属膜
25 栅极流道
26 源极焊盘部
30 边缘终端区
31 台阶
32 JTE结构
33 n+型半导体区
40 碳化硅基体
50 沟槽型MOSFET
51 平面型MOSFET
121 场氧化膜
具体实施方式
以下，参照附图对本发明的碳化硅半导体装置的优选实施方式进行详细说明。在本说明书及附图中，在标记了n的层和/或区域中，意味着电子是多数载流子，在标记了p的层和/或区域中，意味着空穴是多数载流子。另外，标注于n或p的“+”意味着是比没有标注“+”的层和/或区域的杂质浓度高，标注于n或p的“-”意味着是比没有标注“-”的层和/或区域的杂质浓度低。包含“+”或“-”的n或p的标记相同的情况表示浓度相近而不限于浓度相同。应予说明，在以下实施方式的说明和附图中，对相同的构成标注相同的符号，并省略重复说明。另外，在本说明书中，在密勒指数的表示中，“-”是指在紧随其后的指数上标注的横线，通过在指数之前标注“-”来表示负的指数。并且，考虑到制造中的偏差，关于相同或同等的记载可以包含到5％以内。另外，相同的氧化膜是指同时形成的氧化膜，包括在面方位不同的面上同时形成的氧化膜，同时形成且与面方位相应的厚度的氧化膜是符合的。
(实施方式)
本发明的半导体装置使用宽带隙半导体构成。在实施方式中，关于使用例如碳化硅(SiC)作为宽带隙半导体而制作(制造)的碳化硅半导体装置，以沟槽型MOSFET 50为例进行说明。图1是示出实施方式的碳化硅半导体装置的结构的截面图。
如图1所示，实施方式的半导体装置在由碳化硅构成的半导体基体(以下，称为碳化硅基体(半导体基板(半导体芯片)))40具备有源区20和包围有源区20的周围的边缘终端区30。有源区20是在导通状态时有电流流通的区域。边缘终端区30是缓和漂移区的基体正面侧的电场并保持耐压的区域。
碳化硅基体40是在由碳化硅构成的n+型支承基板(n+型碳化硅基板、第一导电型的碳化硅半导体基板)1的正面上依次层叠由碳化硅构成的n-型半导体层(n-型碳化硅层、第一导电型的第一半导体层)2和由碳化硅构成的p型半导体层(p型基极层、第二导电型的第二半导体层)6而成。n+型碳化硅基板1作为漏极区发挥功能。在有源区20中，在n-型碳化硅层2的与n+型碳化硅基板1一侧相反侧(基体正面侧)的表面层选择性地设置有p+型基区3和n型区域5。p+型基区3包括下部p+型基区3a、上部p+型基区3b这两层。
另外，在边缘终端区30设置有JTE结构32，该JTE结构32通过将越配置于外侧(芯片端部侧)则杂质浓度越低的多个p-型低浓度区(在此为2个，从内侧起设为p-型、p--型并标注符号32a、32b)相邻配置而成。另外，在JTE结构32的外侧(芯片端部侧)设置有作为沟道截断件发挥功能的n+型半导体区33。JTE结构32和n+型半导体区33设置于通过台阶31而使n-型碳化硅层2的厚度变薄的台阶31的底部31a。最外侧(芯片端部侧)的p+型基区3从有源区20侧延伸到边缘终端区30为止。应予说明，n-型碳化硅层2的除p+型基区3以外的部分是漂移区。n型区域5是杂质浓度低于n+型碳化硅基板1且高于n-型碳化硅层2的杂质浓度的高浓度n型漂移层。
在n-型碳化硅层2的与n+型碳化硅基板1一侧相反侧的表面设置有p型基极层6。p型基极层6的杂质浓度低于p+型基区3的杂质浓度。在p型基极层6的内部分别选择性地设置有n+型源极区(第一导电型的第一半导体区)7和p++型接触区(第二导电型的第二半导体区)8。
p型基极层6设置为在有源区20的部分覆盖p+型基区3和n型区域5。另外，p型基极层6延伸至边缘终端区30为止，并且在边缘终端区30中，以覆盖p+型基区3和n-型碳化硅层2直至台阶31为止的方式设置。
在碳化硅基体40的正面侧的有源区20的部分形成有沟槽结构。具体而言，沟槽15从p型基极层6的与n+型碳化硅基板1一侧相反侧(碳化硅基体40的正面侧)的表面起贯通n+型源极区7和p型基极层6而到达n型区域5和下部p+型基区3a。沿着沟槽15的内壁，在沟槽15的底部和侧壁形成有栅极绝缘膜9，在沟槽15内的栅极绝缘膜9的内侧形成有栅极电极10。栅极电极10通过栅极绝缘膜9与n型区域5、p+型基区3和p型基极层6绝缘。栅极电极10的一部分也可以从沟槽15的上方(源极电极焊盘13侧)向源极电极焊盘13侧突出。
层间绝缘膜11设置为在碳化硅基体40的正面侧的整个面覆盖埋入沟槽15的栅极电极10。源极电极12经由开设在层间绝缘膜11的接触孔与n+型源极区7和p++型接触区8接触。源极电极12通过层间绝缘膜11与栅极电极10电绝缘。在源极电极12上设置有源极电极焊盘13。在碳化硅基体40的背面(n+型碳化硅基板1的背面)设置有漏极电极14。
在图1中，仅图示了1个沟槽MOS结构，但也可以并列地配置有更多的沟槽栅结构的MOS栅极(由金属-氧化膜-半导体构成的绝缘栅)结构。
图2是示出实施方式的碳化硅半导体装置的另一结构的截面图。图2是平面型MOSFET 51的例子。如图2所示，实施方式的半导体装置在由碳化硅构成的碳化硅基体40具备有源区20和包围有源区20的周围的边缘终端区30。
碳化硅基体40是在由碳化硅构成的n+型支承基板(n+型碳化硅基板)1的正面上依次层叠由碳化硅构成的n-型半导体层(n-型碳化硅层)2和由碳化硅构成的p型半导体层(p型基极层)6而成。n+型碳化硅基板1作为漏极区而发挥功能。在有源区20中，在n-型碳化硅层2的与n+型碳化硅基板1一侧相反侧(基体正面侧)的表面层选择性地设置有p+型基区3和n型区域5。
另外，在p型基极层6的p+型基区3上的部分设置有n+型源极区7和p++型接触区8。另外，n+型源极区7和p++型接触区8相互接触。p++型接触区8配置在比n+型源极区7靠边缘终端区30侧的位置。
另外，在p型基极层6的n型区域5上的部分，设置有在深度方向上贯通p型基极层6而到达n型区域5的n型阱区4。n型阱区4与n型区域5、n-型碳化硅层2一起形成漂移区。在p型基极层6的被n+型源极区7和n型阱区4所夹的部分的表面，隔着栅极绝缘膜9设置有栅极电极10。栅极电极10也可以隔着栅极绝缘膜9设置于n型阱区4的表面。
层间绝缘膜11设置为在碳化硅基体的正面侧的整个面覆盖栅极电极10。源极电极12经由开设于层间绝缘膜11的接触孔与n+型源极区7和p++型接触区8接触。源极电极12通过层间绝缘膜11与栅极电极10电绝缘。在源极电极12上设置有源极电极焊盘13。在碳化硅基体40的背面(n+型碳化硅基板1的背面)设置有漏极电极14。
在图2中，仅示出1个MOS结构，但也可以并列地配置有更多的栅极结构的MOS栅极(由金属-氧化膜-半导体构成的绝缘栅极)结构。另外，边缘终端区30的结构与沟槽型MOSFET相同，因此省略说明。
在此，图3是示出实施方式的碳化硅半导体装置的结构的俯视图。如图3所示，碳化硅半导体装置在上表面具备源极焊盘部26和栅极焊盘部23。在源极焊盘部26设置有源极电极焊盘13。源极电极焊盘13电连接于源极电极12，栅极焊盘部23经由栅极流道25与栅极电极10电连接。
图4是实施方式的碳化硅半导体装置的栅极焊盘部的放大图。如图4所示，栅极焊盘部23包括栅极电极焊盘19和将栅极电极焊盘19与栅极流道25电连接的栅极电极焊盘的连接部19a(图3的部分A)。在此，连接部19a是栅极流道25与栅极电极焊盘19之间的区域。
图5是实施方式的碳化硅半导体装置的栅极电极焊盘的连接部的放大图。在图5中，记载有以下说明的接触孔22a、22b、22c。但是，由于接触孔22a的宽度窄，因此用1条线记载。
图6是实施方式的碳化硅半导体装置的图5的C-C’部分的截面图。在实施方式的碳化硅半导体装置的栅极电极焊盘的连接部19a，在n+型碳化硅基板的正面层叠有n-型碳化硅层2、n型区域(未图示)，在n型区域的内部选择性地设置有下部p+型基区3a、上部p+型基区3b，在n型区域上设置有p型基极层6。通过设置下部p+型基区3a和上部p+型基区3b，在关断时位移电流因电阻低而容易流向该区域，从而能够抑制电场集中于后述的HTO膜16。另外，在p型基极层6的表面选择性地设置有p++型接触区8。图6是沟槽型MOSFET 50的情况，在平面型MOSFET 51中，p+型基区3成为1层(参照图2)。在这种情况下，也具有与下部p+型基区3a、上部p+型基区3b同样的效果。
在p++型接触区8和后述的第一区6a上设置有HTO膜16，该HTO膜16与栅极绝缘膜9同时形成，成为与栅极绝缘膜9相同程度的厚度(50nm以上且150nm以下)。同时形成的栅极绝缘膜9和HTO膜16即使存在因面方位的不同而导致的厚度的不同，也可以设为50nm以上且150nm以下的范围。在HTO膜16上设置多晶硅17，在多晶硅17上设置由BPSG和NSG构成的层间绝缘膜18，在层间绝缘膜18上设置金属膜24。在多晶硅17内开设有到达HTO膜16的接触孔22a，层间绝缘膜18填埋接触孔22a。通过层间绝缘膜18，多晶硅17被电绝缘为与栅极焊盘部23在深度方向(从源极电极12向漏极电极14的方向)上对置的多晶硅17a以及与源极焊盘部26在深度方向上对置的部分。
另外，在层间绝缘膜18内开设有到达多晶硅17的接触孔22b，将金属膜24与多晶硅17电连接。在金属膜24内开设有到达层间绝缘膜18的接触孔22c，金属膜24被电绝缘为栅极焊盘部23的部分和源极焊盘部26的部分。
在此，在实施方式中，如图6所示，不设置场氧化膜，而在p型基极层6和p++型接触区8的表面设置有薄的HTO膜16。如果不设置场氧化膜，则会发生电场集中，ESD耐量降低，因此在发生电场集中的部分设置缓和电场的结构。
作为发生电场集中的部分，有栅极电极焊盘部的连接部19a。因此，栅极电极焊盘部的连接部19a在深度方向上对置的区域具有将p++型接触区8抽出而未设置p++型接触区8的第一区6a。因此，在连接部19a中，HTO膜16在深度方向上与p型基极层6相接。作为该构造，例如能够在连接部19a的多晶硅17a的宽度L2以上的宽度不形成p++型接触区8，而将第一区6a设为p型基极层6。优选第一区6a的宽度L1与多晶硅17a的宽度L2(例如80μm)相同，或者第一区6a的宽度L1从多晶硅17a的端部17c扩展20μm以下。因此，第一区6a的宽度L1优选为80μm以上且120μm以下。如果第一区6a的宽度L1比120μm宽，则电阻低的区域变多，在关断时流过位移电流时，HTO膜16有可能被击穿。另外，如果第一区6a的宽度L1比多晶硅17a的宽度L2窄，则耗尽层宽度窄，无法使ESD耐量充分增加。
第一区6a的杂质浓度低于p++型接触区8的杂质浓度。杂质浓度越低，则耗尽层宽度越宽，因此利用第一区6a使ESD耐量增加，能够实现与设置有场氧化膜的情况相同程度的ESD耐量。这样，在实施方式中，能够维持ESD耐量，并且不设置场氧化膜而降低制造成本。
图7是实施方式的碳化硅半导体装置的栅极电极焊盘的角部的放大图。栅极电极焊盘的角部是栅极电极焊盘的四角的部分(图3的部分B)。在图7中，记载了接触孔22a、22c。但是，因为接触孔22a的宽度窄，所以用1条线记载。
图8是实施方式的碳化硅半导体装置的图7的D-D’部分的截面图。实施方式的碳化硅半导体装置的栅极电极焊盘的角部与连接部19a同样地，在n+型碳化硅基板的正面层叠有n-型碳化硅层2、n型区域(未图示)，在n型区域的内部选择性地设置有下部p+型基区3a、上部p+型基区3b，在n型区域上设置有p型基极层6。另外，在p型基极层6的表面选择性地设置有p++型接触区8。图8是沟槽型MOSFET 50的情况，在平面型MOSFET 51中，p+型基区3成为一层(参照图2)。
在p++型接触区8和后述的第二区6b上设置有HTO膜16。在HTO膜16上设置多晶硅17，在多晶硅17上设置由BPSG和NSG构成的层间绝缘膜18，在层间绝缘膜18上设置金属膜24。在多晶硅17内开设有到达HTO膜16的接触孔22a，层间绝缘膜18填埋接触孔22a。通过层间绝缘膜18，多晶硅17被电绝缘为与栅极焊盘部23在深度方向上对置的多晶硅17b以及与源极焊盘部26在深度方向上对置的部分。
另外，在金属膜24内开设有到达层间绝缘膜18的接触孔22c，金属膜24被电绝缘为栅极焊盘部23的部分和源极焊盘部26的部分。栅极焊盘部23的部分的金属膜24成为栅极电极焊盘19。
作为发生电场集中的部分，存在栅极电极焊盘的角部。因此，栅极电极焊盘的角部在深度方向上对置的区域具有将p++型接触区8抽出而未设置p++型接触区8的第二区6b。因此，在栅极电极焊盘的角部，HTO膜16在深度方向上与p型基极层6接触。作为该结构，例如，以栅极电极焊盘19的多晶硅17b的端部17d为中心，不形成p++型接触区8，而将第二区6b作为p型基极层6。该栅极电极焊盘的角部的第二区6b的宽度L3优选以多晶硅17b的端部17d为中心且为10μm以上且40μm以下。在这种情况下，如果比40μm宽，则电阻低的区域也变多，在关断时流过位移电流时，HTO膜16有可能被击穿。另外，如果比10μm窄，则耗尽层宽度窄，无法使ESD耐量充分增加。
在栅极电极焊盘19中，可以在角部以外也具有将p++型接触区8抽出而未设置p++型接触区8的区域。例如，如图4所示，可以在栅极电极焊盘19的整个外周的区域具有将p++型接触区8抽出而未设置p++型接触区8的第三区6c。在这种情况下，例如也以栅极电极焊盘19的多晶硅17b的端部17d为中心，不形成p++型接触区8，而将第三区6c作为p型基极层6。该栅极电极焊盘的外周的第三区6c的宽度L3优选以多晶硅17b的端部17d为中心且为10μm以上且40μm以下。
第二区6b和第三区6c的杂质浓度低于p++型接触区8的杂质浓度。杂质浓度越低则耗尽层宽度越宽，因此利用第二区6b和第三区6c使ESD耐量增加，从而能够实现与设置有场氧化膜的情况相同程度的ESD耐量。这样，在实施方式中，能够维持ESD耐量，并且不设置场氧化膜而降低制造成本。
(实施方式的碳化硅半导体装置的制造方法)
实施方式的碳化硅半导体装置可以通过如下方法制作。在此，以制作1200V的耐压等级的沟槽型MOSFET的情况为例进行说明。首先，准备例如以成为2.0×1019/cm3的杂质浓度的方式掺杂有氮(N)等n型杂质(掺杂剂)的碳化硅单晶的n+型碳化硅基板(半导体晶片)1。n+型碳化硅基板1的正面例如可以是在<11-20>方向上具有4度左右的偏离角(off角)的(0001)面。接下来，在n+型碳化硅基板1的正面，使n-型碳化硅层2以例如10μm的厚度外延生长，该n-型碳化硅层2以成为例如1.0×1016/cm3的杂质浓度的方式掺杂有氮等n型杂质。
接下来，通过光刻和离子注入，在n-型碳化硅层2的表面层选择性地形成n型区域5。在该离子注入中，例如，可以以成为1×1017/cm3的浓度的方式注入氮等n型杂质(掺杂剂)。
接下来，通过光刻以及离子注入，在n型区域5的表面层选择性地形成p+型基区3。最外侧的p+型基区3形成为延伸至边缘终端区30。在该离子注入中，例如可以以p+型基区3的杂质浓度成为5.0×1018/cm3的方式注入铝(Al)等p型杂质(掺杂剂)。
接下来，在n-型碳化硅层2的表面，使以成为例如2.0×1017/cm3的杂质浓度的方式掺杂了铝等p型杂质的p型基极层6以例如1.3μm的厚度外延生长。
通过到此为止的工序，制作在n+型碳化硅基板1的正面上依次层叠n-型碳化硅层2和p型基极层6而成的碳化硅基体40。接下来，通过在不同的离子注入条件下反复进行以利用光刻及蚀刻进行的离子注入用掩模的形成、使用了该离子注入用掩模的离子注入和离子注入用掩模的除去作为一组的工序，从而在p型基极层6的表面层形成n+型源极区7及p++型接触区8。此时，在上述的第一区6a、第二区6b和第三区6c不形成p++型接触区8。
接下来，利用光刻和蚀刻，在边缘终端区30的p型基极层6的表面以例如从p型基极层6的表面起成为1.5μm的深度的方式形成台阶31，将p型基极层6和n-型碳化硅层2的一部分除去而使n-型碳化硅层2露出。接下来，利用光刻和离子注入选择性地形成JTE结构32。接下来，利用光刻和离子注入选择性地形成n+型半导体区域33。
接下来，进行热处理(退火)，使例如p+型基区3、n+型源极区7、p++型接触区8、JTE结构32、n+型半导体区33活化。热处理的温度例如可以为1700℃左右。热处理的时间例如可以为2分钟左右。应予说明，既可以如上述那样通过1次热处理使各离子注入区域一并活化，也可以在每次进行离子注入时进行热处理而使其活化。
接下来，在p型基极层6的表面(即n+型源极区7以及p++型接触区8的表面)上，利用光刻和蚀刻形成贯通n+型源极区7和p型基极层6而到达n型区域5的沟槽15。沟槽15的底部到达p+型基区3。
接下来，沿着n+型源极区7和p++型接触区8的表面以及沟槽15的底部和侧壁形成栅极绝缘膜9。该栅极绝缘膜9通过利用高温氧化(High Temperature Oxide：HTO)等化学反应进行堆积的方法来形成。形成于p++型接触区8的表面的栅极绝缘膜9成为图6和图8所记载的HTO膜16。
接下来，在栅极绝缘膜9上形成掺杂有例如磷原子(P)的多晶硅层。该多晶硅层以填埋沟槽15内的方式形成。通过对该多晶硅层进行图案化而残留在沟槽15内部，由此形成栅极电极10。栅极电极10的一部分也可以从沟槽15的上方(源极电极焊盘13侧)向源极电极焊盘13侧突出。
接下来，以覆盖栅极绝缘膜9和栅极电极10的方式，将例如磷玻璃(PSG)以1μm左右的厚度成膜来形成层间绝缘膜11。通过对层间绝缘膜11和栅极绝缘膜9进行图案化而选择性地除去，从而形成接触孔，并使n+型源极区7和p++型接触区8露出。然后，进行热处理(回流)而使层间绝缘膜11平坦化。
接下来，在接触孔内和层间绝缘膜11之上形成成为源极电极12的导电性的膜。选择性地除去该导电性的膜，例如仅在接触孔内残留源极电极12。
接下来，在碳化硅基体40的背面(n+型碳化硅基板1的背面)形成例如由镍(Ni)膜形成的漏极电极14。然后，在例如970℃左右的温度下进行热处理，将n+型碳化硅基板1与漏极电极14进行欧姆接合。
接下来，例如通过溅射法，以覆盖源极电极12和层间绝缘膜11的方式，以厚度成为例如5μm左右的方式设置例如铝膜。然后，选择性地除去铝膜，以覆盖有源区20的方式残留，由此形成源极电极焊盘13。
接下来，通过在漏极电极14的表面依次层叠例如钛(Ti)、镍(Ni)和金(Au)来形成漏极电极焊盘。如以上那样，完成图1所示的沟槽型MOSFET50。图2所示的平面型MOSFET 51也能够通过同样的方法形成。
如上所述，根据实施方式，不设置场氧化膜而在栅极焊盘部的连接部和栅极电极焊盘的角部设置将p++型接触区抽出了的区域。因此，在连接部和角部，HTO膜在深度方向上与p型基极层相接。p型基极层的杂质浓度比p++型接触区的杂质浓度低，杂质浓度越低则耗尽层宽度越宽阔，因此通过p型基极层使ESD耐量增加，能够实现与设置有场氧化膜的情况相同程度的ESD耐量。这样，在实施方式中，能够维持ESD耐量，并且不设置场氧化膜而降低制造成本。
以上，本发明能够在不脱离本发明的主旨的范围内进行各种变更，在上述的各实施方式中，例如各部分的尺寸和/或杂质浓度等根据要求的规格等进行各种设定。另外，在本发明中，在各实施方式中将第一导电型设为p型，将第二导电型设为n型，但本发明将第一导电型设为n型并将第二导电型设为p型也同样成立。
产业上的可利用性
如上所述，本发明的碳化硅半导体装置对于逆变器等电力转换装置、各种工业用机械等的电源装置、电动汽车的逆变器等中使用的功率半导体装置是有用的。

Claims (7)

1.一种碳化硅半导体装置，其特征在于，具备：
第一导电型的碳化硅半导体基板；
第一导电型的第一半导体层，其设置在所述碳化硅半导体基板的正面，且杂质浓度低于所述碳化硅半导体基板的杂质浓度；
第二导电型的第二半导体层，其选择性地设置在所述第一半导体层的与所述碳化硅半导体基板一侧相反侧的表面层；
第一导电型的第一半导体区，其选择性地设置在所述第二半导体层的与所述碳化硅半导体基板一侧相反侧的表面层；
第二导电型的第二半导体区，其选择性地设置在所述第二半导体层的与所述碳化硅半导体基板一侧相反侧的表面层，且杂质浓度高于所述第二半导体层的杂质浓度；
栅极电极，其隔着栅极绝缘膜设置在被所述第一半导体区与所述第一半导体层所夹的所述第二半导体层的表面上的至少一部分；
第一电极，其设置在所述第一半导体区和所述第二半导体区的表面；
第二电极，其设置在所述碳化硅半导体基板的背面；以及
栅极焊盘部，其介由栅极电极布线与所述栅极电极电连接，
所述栅极焊盘部包括栅极电极焊盘和将所述栅极电极焊盘与所述栅极电极布线电连接的连接部，
所述碳化硅半导体装置具有：
第一区，其在与所述连接部在深度方向上对置的区域不设置所述第二半导体区；以及
第二区，其在与所述栅极电极焊盘的角部在深度方向上对置的区域不设置所述第二半导体区，
在所述第二半导体区、所述第一区和所述第二区的表面上设置有与所述栅极绝缘膜相同的氧化膜。
2.根据权利要求1所述的碳化硅半导体装置，其特征在于，
所述第一区的宽度为第一多晶硅层的宽度以上，所述第一多晶硅层设置在与所述连接部在深度方向上对置的区域。
3.根据权利要求2所述的碳化硅半导体装置，其特征在于，
所述第一区的宽度从所述第一多晶硅层的端部扩展20μm以下。
4.根据权利要求1至3中任一项所述的碳化硅半导体装置，其特征在于，
所述第二区的宽度以第二多晶硅层的端部为中心，且为10μm以上且40μm以下，所述第二多晶硅层设置在与所述栅极电极焊盘在深度方向上对置的区域。
5.根据权利要求1至4中任一项所述的碳化硅半导体装置，其特征在于，
所述第一区和所述第二区为与所述第二半导体层相同的导电型且相同的杂质浓度。
6.根据权利要求1至5中任一项所述的碳化硅半导体装置，其特征在于，
在与所述栅极电极焊盘的周边部在深度方向上对置的区域还具有未设置所述第二半导体区的第三区，所述氧化膜还设置在所述第三区的表面上。
7.根据权利要求1至6中任一项所述的碳化硅半导体装置，其特征在于，
所述氧化膜的厚度为50nm以上且150nm以下。
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