JP2020136416A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】トレンチの底部におけるアバランシェ・ブレークダウンの発生を抑制することができる半導体装置および半導体装置の製造方法を提供する。【解決手段】半導体装置は、第１導電型の半導体基板１のおもて面に設けられた第１導電型の第１半導体層２と、第２導電型の第１ベース領域４と、第１半導体層２よりピーク不純物濃度が高い第１導電型の第１半導体領域１７と、第２導電型の第２半導体層６と、第１導電型の第２半導体領域７と、トレンチ１６と、トレンチ１６内部にゲート絶縁膜９を介して設けられたゲート電極１０と、ゲート電極１０上に設けられた層間絶縁膜１１と、第２半導体層２および第２半導体領域７に接触する第１電極１２と、半導体基板１の裏面に設けられた第２電極１３を備える。第１半導体領域１７は、トレンチ１６間で第１ベース領域４より第２電極１３側に設けられる。【選択図】図１

Description

この発明は、半導体装置および半導体装置の製造方法に関する。
従来、パワー半導体素子においては、素子のオン抵抗の低減を図るため、トレンチ構造を有する縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）が作製（製造）されている。縦型ＭＯＳＦＥＴでは、チャネルが基板表面に対して平行に形成されるプレーナー構造よりも、チャネルが基板表面に対して垂直に形成されるトレンチ構造の方が単位面積当たりのセル密度を増やすことができる。したがって、プレーナー構造よりもトレンチ構造の方が単位面積当たりの電流密度を増やすことができ、コスト面から有利である。
しかしながら、トレンチ構造を有する縦型ＭＯＳＦＥＴは、チャネルを垂直方向に形成するためにトレンチ内壁全域をゲート絶縁膜で覆う構造となり、ゲート絶縁膜のトレンチ底部の部分がドレイン電極に近づくため、ゲート絶縁膜のトレンチ底部の部分に高電界が印加されやすい。特に、ワイドバンドギャップ半導体（シリコンよりもバンドギャップが広い半導体、例えば、炭化珪素（ＳｉＣ））では超高耐圧素子を作製するため、トレンチ底部のゲート絶縁膜への悪影響は、信頼性を大きく低下させる。
このような問題を解消する方法として、トレンチ底部の電界強度を緩和させるために、ｐ型ベース領域に接し、かつトレンチ底部より深い位置に達するｐ型領域を形成し、トレンチ底部よりも深く、かつトレンチに近い位置にｐｎ接合を形成し、さらにトレンチ底部にｐ型領域を形成する構造が提案されている。
図１７は、従来の炭化珪素半導体装置の構造を示す断面図である。従来の炭化珪素半導体装置としてトレンチ型ＭＯＳＦＥＴ１５０を示す。トレンチ型ＭＯＳＦＥＴ１５０では、ｎ+型炭化珪素基板１０１のおもて面にｎ-型炭化珪素エピタキシャル層１０２が堆積される。ｎ-型炭化珪素エピタキシャル層１０２のｎ+型炭化珪素基板１０１側に対して反対側の表面側は、ｎ型高濃度領域１０５が設けられている。また、ｎ型高濃度領域１０５には、トレンチ１１６の底面全体を覆うように第１ｐ+型ベース領域１０４が選択的に設けられている。ｎ型高濃度領域１０５のｎ+型炭化珪素基板１０１側に対して反対側の表面層には、第２ｐ+型ベース領域１０３が選択的に設けられている。
また、従来のトレンチ型ＭＯＳＦＥＴ１５０には、さらにｐ型ベース層１０６、ｎ+型ソース領域１０７、ｐ++型コンタクト領域１０８、ゲート絶縁膜１０９、ゲート電極１１０、層間絶縁膜１１１、ソース電極１１２、裏面電極１１３、ソース電極パッド１１４およびドレイン電極パッド１１５が設けられている。
図１７の構成のトレンチ型ＭＯＳＦＥＴ１５０において、ｐ型領域（第１ｐ+型ベース領域１０４および第２ｐ+型ベース領域１０３）とｎ型高濃度領域１０５とのｐｎ接合がトレンチ１１６よりも深い位置にあるため、ｐ型領域とｎ型高濃度領域１０５との境界に電界を集中させ、トレンチ１１６の底部の電界集中を緩和することが可能となる。
また、図１７の従来構造では、第１ｐ+型領域１０４がトレンチ１１６の底に位置するように形成するため、プロセスマージンを考え、第１ｐ+型領域１０４を広めに形成する必要がある。このため、セルピッチをより小さくしようとすると、より精度の高いフォトリソグラフィが必要となり、製造難易度が高まり、素子の微細化に限界がある。一方、第１ｐ+型領域１０４を設けないと、トレンチ１１６の底部の電界集中を緩和できず、目標とする耐圧を実現することができない。
このため、ストライプ状の平面パターンを有するトレンチ構造の縦型ＭＯＳＦＥＴにおいて、トレンチの底にトレンチのストライプ状に延びる方向と直交するストライプ状のｐ+型ベース領域を設ける技術が提案されている。
図１８は、従来の炭化珪素半導体装置の他の構造を示す斜視図である。図１９は、従来の炭化珪素半導体装置の他の構造を示す図１８のＡ−Ａ’断面図である。図２０は、従来の炭化珪素半導体装置の他の構造を示す図１８のＢ−Ｂ’平面断面図である。図１８〜図２０に示すように、ｎ型高濃度領域１０５には、トレンチ１１６の底面を部分的に覆うようにトレンチ１１６と直交する第１ｐ+型ベース領域１０４が選択的に設けられている。
図１８〜図２０の構成のトレンチ型ＭＯＳＦＥＴ１５０においても、第１ｐ+型ベース領域１０４とｎ型高濃度領域１０５とのｐｎ接合がトレンチ１１６よりも深い位置にあるため、第１ｐ+型ベース領域１０４とｎ型高濃度領域１０５との境界に電界が集中し、トレンチ１１６の底部の電界集中を緩和することが可能となる。
また、第１炭化ケイ素層に、トレンチの底部が形成される第１不純物層と、第２不純物層とを形成し、第１炭化ケイ素層のうち第１不純物層の直下における第１導電型不純物濃度を、第１炭化ケイ素層のうち第２不純物層の直下における第１導電型不純物濃度より低くすることにより、第１不純物層の耐圧を第２不純物層の耐圧よりも高くし、選択的に第２不純物層においてアバランシェ・ブレークダウンを発生させることが提案されている（例えば、下記特許文献１参照。）。
また、第１導電型のワイドバンドギャップ半導体層の表面層に選択的に設けられた第２導電型のベース領域と、ストライプ状の平面パターンを有するトレンチと、を備え、ベース領域がトレンチと平行な方向に周期的に設けられ、トレンチの下部で、ベース領域の一部が、トレンチと平行な方向に延在し、ベース領域同士を接続することが提案されている（例えば、下記特許文献２参照。）。
特開２０１８−１９０４６号公報 特開２０１８−８２０５５号公報
しかしながら、図１７に示す従来の炭化珪素半導体装置においては、トレンチ１１６の底部の第１ｐ+型ベース領域１０４におけるドレイン電圧に対する耐圧と、ｐ++型コンタクト領域１０８の下の第２ｐ+型ベース領域１０３におけるドレイン電圧に対する耐圧と、がほぼ同じである。このため、トレンチ１１６の底部の第１ｐ+型ベース領域１０４の耐圧が、ｐ++型コンタクト領域１０８の下の第２ｐ+型ベース領域１０３の耐圧を下回る場合があり、この場合は素子全体の耐圧がトレンチ１１６の底部の耐圧で決定されることになる。
したがって、トレンチ１１６の底部でアバランシェ・ブレークダウンが起こり、それによってトレンチ１１６の底部のゲート絶縁膜１０９へキャリアが注入され、注入されたキャリアがゲート絶縁膜１０９内部のキャリアトラップに補獲されてゲート絶縁膜１０９内部の局所電界を変調させる。また、この局所電界の変化によって局所電界が強くなり、さらなるキャリア注入が発生する悪循環になり、ゲート絶縁膜１０９が破壊される場合もある。
この発明は、上述した従来技術による問題点を解消するため、トレンチの底部におけるアバランシェ・ブレークダウンの発生を抑制することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。前記第１半導体層の内部に選択的に、前記第１半導体層よりピーク不純物濃度が高い第１導電型の第１半導体領域が設けられる。前記第１半導体層の内部に選択的に第２導電型の第１ベース領域が設けられる。前記第１半導体層の前記半導体基板に対して反対側の表面に、第２導電型の第２半導体層が設けられる。前記第２半導体層の表面層に選択的に第１導電型の第２半導体領域が設けられる。前記第２半導体層および前記第２半導体領域を貫通して前記第１半導体層に達するトレンチが設けられる。前記トレンチ内部にゲート絶縁膜を介してゲート電極が設けられる。前記ゲート電極上に層間絶縁膜が設けられる。前記第２半導体層および前記第２半導体領域に接触する第１電極が設けられる。前記半導体基板の裏面に第２電極が設けられる。前記第１半導体領域は、前記トレンチ間で前記第１ベース領域より前記第２電極側に設けられる。前記トレンチは、ストライプ状の平面パターンを有する。前記第１ベース領域は、前記トレンチのストライプ状に延びる方向と交差する方向に、前記トレンチの底部と同じ深さに、または、前記トレンチの底部より前記第２電極側に設けられる。
また、この発明にかかる半導体装置は、上述した発明において、前記第１ベース領域間の間隔は、前記トレンチ間の間隔より狭いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１ベース領域間の間隔は、０．８μｍ以上５μｍ以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記トレンチのストライプ状に延びる方向と平行する方向に、前記トレンチの底部と接する第２ベース領域を備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２ベース領域は、前記第１ベース領域と同じ不純物濃度で設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２ベース領域間の間隔は、前記第１ベース領域の間隔と同じ幅で設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１ベース領域の幅、または前記第２ベース領域の幅は、前記第１半導体領域の幅より広いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体層の内部に選択的に設けられた第２導電型の第３半導体領域を備え、前記第１半導体領域は、前記第３半導体領域と深さ方向に対向する位置に設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域は、前記トレンチのストライプ状に延びる方向と平行な方向にストライプ状の平面パターンを有することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域は、前記第１ベース領域と離して設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域の不純物濃度は、前記第１ベース領域の不純物濃度より低いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域の不純物濃度は、１×１０17／ｃｍ3以上１×１０20／ｃｍ3以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１ベース領域が、前記トレンチのストライプ状に延びる方向と交差する方向は、３０度、６０度、９０度、１２０度又は１５０度のいずれかの角度であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記角度は±４度以内であることを特徴とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の内部に選択的に、前記第１半導体層よりピーク不純物濃度が高い第１導電型の第１半導体領域を形成する第２工程を行う。次に、前記第１半導体層の内部に選択的に第２導電型の第１ベース領域を形成する第３工程を行う。次に、前記第１半導体層の前記半導体基板に対して反対側の表面に、第２導電型の第２半導体層を形成する第４工程を行う。次に、前記第２半導体層の表面層に選択的に第１導電型の第２半導体領域を形成する第５工程を行う。次に、前記第２半導体層および前記第２半導体領域を貫通して前記第１半導体層に達するトレンチを形成する第６工程を行う。次に、前記トレンチ内部にゲート絶縁膜を介してゲート電極を形成する第７工程を行う。次に、前記ゲート電極上に層間絶縁膜を形成する第８工程を行う。次に、前記第２半導体層および前記第２半導体領域に接触する第１電極を形成する第９工程を行う。次に、前記半導体基板の裏面に第２電極を形成する第１０工程を行う。前記第２工程では、前記第１半導体領域を前記トレンチ間で前記第１ベース領域より前記第２電極側に形成する。前記第３工程では、前記第１ベース領域を前記トレンチのストライプ状に延びる方向と交差する方向に、前記トレンチの底部と同じ深さに、または、前記トレンチの底部より前記第２電極側に形成する。前記第６工程では、前記トレンチをストライプ状の平面パターンに形成する。
上述した発明によれば、トレンチ間の、第１ｐ+型ベース領域（第２導電型の第１ベース領域）よりも深い位置にｎ型高濃度領域（第１導電型の第１半導体層）よりピーク不純物濃度が高いｎ+型領域（第１導電型の第１半導体領域）が設けられる。これにより、トレンチの底部の第１ｐ+型ベース領域の耐圧をトレンチ間の第１ｐ+型ベース領域の耐圧よりも高くすることができ、選択的にｎ+型領域においてアバランシェ・ブレークダウンを発生させ、トレンチの底部におけるアバランシェ・ブレークダウンの発生を抑制することができる。このように、トレンチの底部でアバランシェ電流が発生しないため、ゲート絶縁膜の絶縁信頼性が保たれる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、トレンチの底部におけるアバランシェ・ブレークダウンの発生を抑制することができるという効果を奏する。
実施の形態１にかかる炭化珪素半導体装置の構造を示す図３ＡのＡ−Ａ’断面図である。 実施の形態１にかかる炭化珪素半導体装置の構造を示す図３ＡのＢ−Ｂ’断面図である。 実施の形態１にかかる炭化珪素半導体装置の構造を示す平面断面図である。 図３Ａと異なる構造を示す平面断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その１）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その２）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その３）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その４）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その５）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その６）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その７）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その８）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その９）。 実施の形態２にかかる炭化珪素半導体装置の構造を示す図１２のＡ−Ａ’断面図である。 実施の形態２にかかる炭化珪素半導体装置の構造を示す図１２のＢ−Ｂ’断面図である。 実施の形態２にかかる炭化珪素半導体装置の構造を示す平面断面図である。 実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態４にかかる炭化珪素半導体装置の構造を示す図１５のＢ−Ｂ’断面図である。 実施の形態４にかかる炭化珪素半導体装置の構造を示す平面断面図である。 実施の形態５にかかる炭化珪素半導体装置の構造を示す断面図である。 従来の炭化珪素半導体装置の構造を示す断面図である。 従来の炭化珪素半導体装置の他の構造を示す斜視図である。 従来の炭化珪素半導体装置の他の構造を示す図１８のＡ−Ａ’断面図である。 従来の炭化珪素半導体装置の他の構造を示す図１８のＢ−Ｂ’平面断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。そして、同じ又は同等との記載は製造におけるばらつきを考慮して５％以内まで含むとするのがよい。
（実施の形態１）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態１においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す図３ＡのＡ−Ａ’断面図である。図２は、実施の形態１にかかる炭化珪素半導体装置の構造を示す図３ＡのＢ−Ｂ’断面図である。図１〜図３Ｂは、トレンチ型ＭＯＳＦＥＴ５０の例を示す。
図１および図２に示すように、実施の形態１にかかる炭化珪素半導体装置は、ｎ+型炭化珪素基板（第１導電型の半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）に、ｎ-型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２が堆積されている。
ｎ+型炭化珪素基板１は、炭化珪素単結晶基板である。ｎ-型炭化珪素エピタキシャル層２は、ｎ+型炭化珪素基板１よりも低い不純物濃度で、例えば低濃度ｎ型ドリフト層である。ｎ-型炭化珪素エピタキシャル層２の、ｎ+型炭化珪素基板１側に対して反対側の表面には、ｎ型高濃度領域（第１導電型の第１半導体層）５が設けられていてもよい。ｎ型高濃度領域５は、ｎ+型炭化珪素基板１よりも低くｎ-型炭化珪素エピタキシャル層２よりも高い不純物濃度の高濃度ｎ型ドリフト層である。
ｎ-型炭化珪素エピタキシャル層２の、ｎ+型炭化珪素基板１側に対して反対側の表面側には、ｐ型ベース層（第２導電型の第２半導体層）６が設けられている。以下、ｎ+型炭化珪素基板１とｎ-型炭化珪素エピタキシャル層２とｐ型ベース層６とを併せて炭化珪素半導体基体とする。
ｎ+型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、裏面電極１３となるドレイン電極が設けられている。裏面電極１３の表面には、ドレイン電極パッド１５が設けられている。
炭化珪素半導体基体の第１主面側（ｐ型ベース層６側）には、トレンチ構造が形成されている。具体的には、トレンチ１６は、ｐ型ベース層６のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ型ベース層６を貫通してｎ型高濃度領域５（ｎ型高濃度領域５を設けない場合にはｎ-型炭化珪素エピタキシャル層２、以下単に（２））に達する。トレンチ１６はストライプ状の平面パターンを有する。トレンチ１６の内壁に沿って、トレンチ１６の底部および側壁にゲート絶縁膜９が形成されており、トレンチ１６内のゲート絶縁膜９の内側にゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、ｎ-型炭化珪素エピタキシャル層２およびｐ型ベース層６と絶縁されている。ゲート電極１０の一部は、トレンチ１６の上方（ソース電極パッド１４が設けられている側）からソース電極パッド１４側に突出していてもよい。
ｎ-型炭化珪素エピタキシャル層２内に、トレンチ１６の底部と接し、トレンチ１６のストライプ状に延びる方向と交差する方向に第１ｐ+型ベース領域４が設けられている。図１では、第１ｐ+型ベース領域４は、トレンチ１６の底部と接しているが、トレンチ１６の底部より深い位置に設けられてもよい。第１ｐ+型ベース領域４は、トレンチ１６の底部よりもドレイン側に深い位置にまで達している。第１ｐ+型ベース領域４を設けることで、トレンチ１６の底部と深さ方向（ソース電極パッド１４からドレイン電極パッド１５への方向）に近い位置に、第１ｐ+型ベース領域４とｎ型高濃度領域５（２）とのｐｎ接合を形成することができる。このように、第１ｐ+型ベース領域４とｎ型高濃度領域５（２）とのｐｎ接合を形成することで、トレンチ１６の底部のゲート絶縁膜９に高電界が印加されることを防止することができる。このため、ワイドバンドギャップ半導体を半導体材料として用いた場合においても高耐電圧化が可能となる。実施の形態１では、トレンチ１６のストライプ状に延びる方向と第１ｐ+型ベース領域４が延びる方向の交差が直交即ち９０度である場合を示している。この直交（９０度）とする場合の他に３０度、６０度、１２０度又は１５０度のいずれかの交差する角度としてもよい。交差する角度を、３０度、６０度、９０度、１２０度又は１５０度のいずれかとすることで、六方晶の炭化珪素と面方位が揃い、易動度が揃ってＶｔｈ閾値とオン抵抗ＲｏｎＡのトレードオフを最適化することができる。そして、製造ばらつきを考慮すると、交差する角度を、３０度、６０度、９０度、１２０度又は１５０度のいずれかに対してそれぞれ±４度以内、望ましくは±２度以内とするのがよい。
実施の形態１ではｎ型高濃度領域５（２）内に、トレンチ１６間の、第１ｐ+型ベース領域４よりも深い位置にｎ型高濃度領域５（２）よりピーク不純物濃度が高いｎ+型領域（第１導電型の第１半導体領域）１７が設けられる。ｎ+型領域１７はピーク不純物濃度がｎ型高濃度領域５（２）の不純物濃度より高ければよく、ｎ+型領域１７のすべての領域でｎ型高濃度領域５（２）より不純物濃度が高くなくてもよい。また、ｎ型高濃度領域５が設けられない形態では、ｎ+型領域１７はピーク不純物濃度がｎ-型炭化珪素エピタキシャル層２の不純物濃度より高い。さらに、ｎ+型領域１７は不純物濃度が第１ｐ+型ベース領域４の不純物濃度より低いことが好ましい。
ｎ+型領域１７により、素子の耐圧を決定する部位を、トレンチ１６の底部の第１ｐ+型ベース領域４ではなく、トレンチ１６間の第１ｐ+型ベース領域４とすることができる。すなわち、トレンチ１６の底部の第１ｐ+型ベース領域４の耐圧をトレンチ１６間の第１ｐ+型ベース領域４の耐圧よりも高くすることができる。
このため、選択的にｎ+型領域１７に電界を集中させることでアバランシェ・ブレークダウンを発生させ、トレンチ１６の底部におけるアバランシェ・ブレークダウンの発生を抑制することができる。したがって、例えば、トレンチ１６の底部のゲート絶縁膜９へキャリアが注入されることによるゲート絶縁膜９の内部の局所電界の変調や、ゲート絶縁膜９の絶縁破壊を抑制することができる。このように、ｎ+型領域１７により、トレンチ下のアバランシェを回避し信頼性を上げることができる。
また、ｎ+型領域１７の不純物濃度は、１×１０17／ｃｍ3以上１×１０20／ｃｍ3以下であることが好ましい。不純物濃度が１×１０17／ｃｍ3より低いと、ｎ+型領域１７に電界を集中させることができず、１×１０20／ｃｍ3より高いと素子の性能が定格より下がるためである。
図３Ａは、実施の形態１にかかる炭化珪素半導体装置の構造を示す平面断面図である。図３Ａは、トレンチ１６、第１ｐ+型ベース領域４およびｎ+型領域１７の位置関係を模式的に示す。図３Ａに示すように、トレンチ１６および第１ｐ+型ベース領域４は、ともにストライプ形状を有し、ストライプ状に延びる方向が直交している。トレンチ１６とトレンチ１６の間の第１ｐ+型ベース領域４にｎ+型領域１７が選択的に設けられている。このように、実施の形態１では、トレンチ１６と第１ｐ+型ベース領域４とが直交しているため、セルピッチを縮小させても、トレンチ１６と第１ｐ+型ベース領域４とがずれて、トレンチ１６の底部に第１ｐ+型ベース領域４が位置しなくなることを防ぐことができる。なお、製造ばらつきを考慮すると、直交は±４度以内、望ましくは±２度以内までとするのがよい。図３Ｂは、図３Ａの構造と異なる平面断面図である。図３Ａでは、トレンチ１６のストライプ状に延びる方向と第１ｐ+型ベース領域４が延びる方向の交差が直交即ち９０度である場合を示しているが、図３Ｂでは、３０度の交差する角度の場合を示している。
また、トレンチ１６間の間隔ｗ１は、第１ｐ+型ベース領域４間の間隔ｗ２より広いことが好ましい（ｗ１＞ｗ２）。トレンチ１６間の間隔ｗ１は、トレンチ１６の中心と当該トレンチ１６と隣り合うトレンチ１６の中心間の距離である。また、第１ｐ+型ベース領域４間の間隔ｗ２は、第１ｐ+型ベース領域４の中心と当該第１ｐ+型ベース領域４と隣り合う第１ｐ+型ベース領域４の中心間の距離である。ｎ+型領域１７は、トレンチ１６と隣り合うトレンチ１６の中央付近に設けられる。このため、トレンチ１６間の間隔ｗ１は、ｎ+型領域１７間の間隔ｗ３と同程度になる。また、ｎ+型領域１７間の間隔ｗ３は、ｎ+型領域１７の中心と当該ｎ+型領域１７と隣り合うｎ+型領域１７の中心間の距離である。このようにすることで、トレンチ１１６の間隔と第１ｐ+型ベース領域１０４の間隔が等しい従来構造に比べて、オン抵抗と電界を同時に下げることができ、トレンチ１６間の第１ｐ+型ベース領域４の耐圧を容易に下げることができる。
また、第１ｐ+型ベース領域４の間隔ｗ２は、０．８μｍ以上５μｍ以下が好ましい。０．８μｍより狭いとＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）領域の抵抗が増加し、５μｍより広いとトレンチ１６の下部のゲート絶縁膜９を保護する効果が低くなるためである。
また、ｎ+型領域１７は、トレンチ１６間の第１ｐ+型ベース領域４の下方（ソース電極パッド１４からドレイン電極パッド１５への方向）に部分的に設けられている。このため、電界が集中する位置を制御することが可能になる。さらに、第１ｐ+型ベース領域４の下方全体にｎ+型領域１７を設けることに比べて、少ない窒素のドーズ量で同じ効果を得ることができ、ドーズ量が少ないためイオン注入の段数を削減できる。
図１および図２に戻り、ｐ型ベース層６の内部には、炭化珪素半導体基体の第１主面側にｎ+型ソース領域（第１導電型の第２半導体領域）７が選択的に設けられている。ｐ++型コンタクト領域８を選択的に設けてもよい。また、ｎ+型ソース領域７およびｐ++型コンタクト領域８は互いに接する。また、ｐ++型コンタクト領域８は、トレンチ１６のストライプ状に延びる方向に選択的に設けられている（図１８参照）。例えば、図１および図２に示すように、ｐ++型コンタクト領域８を第１ｐ+型ベース領域４が設けられていない部分のみに設けることもできる。
層間絶縁膜１１は、炭化珪素半導体基体の第１主面側の全面に、トレンチ１６に埋め込まれたゲート電極１０を覆うように設けられている。ソース電極１２は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ+型ソース領域７およびｐ++型コンタクト領域８（ｐ++型コンタクト領域８を設けない場合はｐ型ベース層６）に接する。ソース電極１２は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１２上には、ソース電極パッド１４が設けられている。
図１および図２では、２つのセル（トレンチ１６、ゲート絶縁膜９、ゲート電極１０、層間絶縁膜１１およびソース電極１２からなる構造）のみを図示しているが、さらに多くのセルのＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。
（実施の形態１にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図４〜図９は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。ここで、図５Ａ、図６Ａおよび図７Ａは、実施の形態にかかる炭化珪素半導体装置の図１に対応する製造途中の状態を模式的に示す断面図である。図５Ｂ、図６Ｂおよび図７Ｂは、実施の形態にかかる炭化珪素半導体装置の図２に対応する製造途中の状態を模式的に示す断面図である。
まず、ｎ型の炭化珪素でできたｎ+型炭化珪素基板１を用意する。そして、このｎ+型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子（Ｎ）をドーピングしながら炭化珪素でできたｎ-型炭化珪素エピタキシャル層２を、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。ここまでの状態が図４に示されている。
次に、ｎ-型炭化珪素エピタキシャル層２の表面上に、イオン注入法によってｎ型の不純物、例えば窒素原子をイオン注入してもよい。それによって、ｎ-型炭化珪素エピタキシャル層２の表面層に、例えば深さ０．５μｍ以下の第１ｎ型領域５ａが形成される。第１ｎ型領域５ａを形成するためのイオン注入時のドーズ量を、例えば不純物濃度が１×１０17／ｃｍ3程度となるように設定してもよい。
次に、第１ｎ型領域５ａ（２）の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってｎ型の不純物、例えば窒素原子をイオン注入する。それによって、第１ｎ型領域５ａ（２）の表面層に、ｎ+型領域１７が形成される。また、ｎ+型領域１７は、第１ｎ型領域５ａ（２）と同様に窒素原子をイオン注入して形成するため、第１ｎ型領域５ａ（２）とセルフアラインで形成することができる。
次に、ｎ+型領域１７を形成するためのイオン注入時に用いたマスクを除去する。そして、第１ｎ型領域５ａ（２）およびｎ+型領域１７の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってｐ型の不純物、例えばアルミニウム原子（Ａｌ）をイオン注入する。それによって、ｎ-型炭化珪素エピタキシャル層２の表面層の第１ｎ型領域５ａ（２）およびｎ+型領域１７の表面領域に、例えば深さ０．５μｍ程度の第１ｐ+型ベース領域４が形成される。第１ｐ+型ベース領域４を形成するためのイオン注入時のドーズ量を、例えば不純物濃度が５×１０18／ｃｍ3程度となるように設定してもよい。ここまでの状態が図５Ａ、図５Ｂに示されている。ここで、図５Ａは、トレンチ１６のストライプ状に延びる方向と直交する方向で、第１ｐ+型ベース領域４が設けられた部分であり、図５Ｂは、トレンチ１６と直交する方向で、第１ｐ+型ベース領域４が設けられない部分である。
次に、第１ｐ+型ベース領域４を形成するためのイオン注入時に用いたマスクを除去する。そして、第１ｎ型領域５ａ（２）および第１ｐ+型ベース領域４の表面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできた第２ｎ型領域５ｂ（２）を、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。第１ｎ型領域５ａ（２）と第２ｎ型領域５ｂ（２）とをあわせて、ｎ型高濃度領域５（２）となる。ここまでの状態が図６Ａおよび図６Ｂに示されている。
次に、ｎ-型炭化珪素エピタキシャル層２の表面（すなわち第２ｎ型領域５ｂ（２）の表面）上に、ｐ型の不純物、例えばアルミニウム原子をドーピングしながらｐ型ベース層６を、例えば１．３μｍ程度の厚さまでエピタキシャル成長させる。ｐ型ベース層６を形成するためのエピタキシャル成長の条件を、例えば不純物濃度が第２ｐ+型ベース領域３の不純物濃度よりも低い４×１０17／ｃｍ3程度となるように設定してもよい。ここまでの工程により、ｎ+型炭化珪素基板１上にｎ-型炭化珪素エピタキシャル層２、ｎ型高濃度領域５（２）およびｐ型ベース層６を積層してなる炭化珪素半導体基体が形成される。
次に、ｐ型ベース層６の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってｎ型の不純物、例えばリン（Ｐ）をイオン注入する。それによって、ｐ型ベース層６の表面層の一部にｎ+型ソース領域７が形成される。ｎ+型ソース領域７を形成するためのイオン注入時のドーズ量を、例えば第２ｐ+型ベース領域３よりも不純物濃度が高くなるように設定してもよい。
次に、ｎ+型ソース領域７を形成するためのイオン注入時に用いたマスクを除去する。そして、ｐ型ベース層６の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成し、この酸化膜をマスクとしてｐ型ベース層６の表面上にｐ型の不純物、例えばアルミニウムをイオン注入する。それによって、ｐ型ベース層６の表面領域の一部にｐ++型コンタクト領域８を形成してもよい。ｐ++型コンタクト領域８を形成するためのイオン注入時のドーズ量を、例えばｐ型ベース層６よりも不純物濃度が高くなるように設定してもよい。続いて、ｐ++型コンタクト領域８を形成するためのイオン注入時に用いたマスクを除去する。ｎ+型ソース領域７を形成するためのイオン注入と、ｐ++型コンタクト領域８を形成するためのイオン注入と、の順序を入れ替えてもよい。ここまでの状態が図７Ａおよび図７Ｂに示されている。
次に、熱処理（アニール）を行って、例えば第１ｐ+型ベース領域４、ｎ+型ソース領域７、ｐ++型コンタクト領域８およびｎ+型領域１７を活性化させる。熱処理の温度は、例えば１７００℃程度であってもよい。熱処理の時間は、例えば２分程度であってもよい。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
次に、ｐ型ベース層６の表面（すなわちｎ+型ソース領域７およびｐ++型コンタクト領域８の表面）上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成する。そして、この酸化膜をマスクとしてドライエッチング等によってｎ+型ソース領域７およびｐ型ベース層６を貫通してｎ型高濃度領域５（２）に達するトレンチ１６を形成する。トレンチ１６の底部は、第１ｐ+型ベース領域４に達する。続いて、トレンチ１６を形成するために用いたマスクを除去する。ここまでの状態が図８に示されている。なお、図８および図９では、図１および図２に共通するトレンチ１６の形成であるため、図１に対応する製造途中の状態を模式的に示す断面図のみを表示する。
次に、ｎ+型ソース領域７およびｐ++型コンタクト領域８の表面と、トレンチ１６の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱処理によって熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を形成する。この多結晶シリコン層はトレンチ１６内を埋めるように形成する。この多結晶シリコン層をパターニングして、トレンチ１６内部に残すことによって、ゲート電極１０が形成される。ゲート電極１０の一部は、トレンチ１６の上方（ソース電極パッド１４が設けられている側）からソース電極パッド１４側に突出していてもよい。
次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。層間絶縁膜１１およびゲート絶縁膜９をパターニングして選択的に除去することによって、コンタクトホールを形成し、ｎ+型ソース領域７およびｐ++型コンタクト領域８（ｐ++型コンタクト領域８を形成しない場合はｐ型ベース層６）を露出させる。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。ここまでの状態が図９に示されている。
次いで、コンタクトホール内および層間絶縁膜１１の上にソース電極１２となる導電性の膜を形成する。この導電性の膜を選択的に除去して、例えばコンタクトホール内にのみソース電極１２を残す。
次いで、ｎ+型炭化珪素基板１の第２主面上に、例えばニッケル（Ｎｉ）膜でできた裏面電極１３を形成する。その後、例えば９７０℃程度の温度で熱処理を行って、ｎ+型炭化珪素基板１と裏面電極１３とをオーミック接合する。
次に、例えばスパッタ法によって、ソース電極１２および層間絶縁膜１１を覆うように、例えばアルミニウム膜を、厚さが例えば５μｍ程度になるように、設ける。その後、アルミニウム膜を選択的に除去して、素子全体の活性部を覆うように残すことによって、ソース電極パッド１４を形成する。ここで、活性部とは、素子構造が形成されオン状態のときに電流が流れる部分である。
次に、裏面電極１３の表面に、例えばチタン（Ｔｉ）、ニッケルおよび金（Ａｕ）を順に積層することによって、ドレイン電極パッド１５を形成する。以上のようにして、図１および図２に示す半導体装置が完成する。
以上、説明したように、実施の形態１によれば、トレンチ間の、第１ｐ+型ベース領域よりも深い位置にｎ型高濃度領域よりピーク不純物濃度が高いｎ+型領域が設けられる。これにより、トレンチの底部の第１ｐ+型ベース領域の耐圧をトレンチ間の第１ｐ+型ベース領域の耐圧よりも高くすることができ、選択的にｎ+型領域においてアバランシェ・ブレークダウンを発生させ、トレンチの底部におけるアバランシェ・ブレークダウンの発生を抑制することができる。このように、トレンチの底部でアバランシェ電流が発生しないため、ゲート絶縁膜の絶縁信頼性が保たれる。
（実施の形態２）
図１０は、実施の形態２にかかる炭化珪素半導体装置の構造を示す図１２のＡ−Ａ’断面図である。図１１は、実施の形態２にかかる炭化珪素半導体装置の構造を示す図１２のＢ−Ｂ’断面図である。図１２は、実施の形態２にかかる炭化珪素半導体装置の構造を示す平面断面図である。実施の形態２にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なるのは、トレンチ１６の底部に接するトレンチ１６のストライプ状に延びる方向と平行な第２ｐ+型ベース領域３を備えている点である。
第２ｐ+型ベース領域３は、第１ｐ+型ベース領域４と同様に、トレンチ１６の底部と深さ方向に近い位置に、第２ｐ+型ベース領域３とｎ+型高濃度領域５とのｐｎ接合を形成することができ、トレンチ１６の底部のゲート絶縁膜９に高電界が印加されることを防止することができる。また、トレンチ幅よりも幅の広い第２ｐ+型ベース領域３を設けることで、トレンチ１６の底部の電界が集中するコーナー部の電界を緩和させることができるため、さらに耐電圧を高くすることができる。
また、実施の形態２では、ｐ++型コンタクト領域８の深さ方向に、第１ｐ+型ベース領域４および第２ｐ+型ベース領域３が設けられていないため、セルピッチを縮小することが容易である。また、第２ｐ+型ベース領域３により、トレンチ１６の底部がすべてｐ型領域で覆われるため、実施の形態１より安全で、耐圧を容易に制御できる。
また、第１ｐ+型ベース領域４と第２ｐ+型ベース領域３とは、不純物濃度が同程度であることが好ましい。さらに、第１ｐ+型ベース領域４間の間隔ｗ２は、第２ｐ+型ベース領域３間の間隔ｗ４と同等の幅である（ｗ２≒ｗ４）ことが好ましい。また、第２ｐ+型ベース領域３間の間隔ｗ４は、第２ｐ+型ベース領域３の中心と当該第２ｐ+型ベース領域３と隣り合う第２ｐ+型ベース領域３の中心間の距離である。さらに、第１ｐ+型ベース領域４の幅ｗ５または第２ｐ+型ベース領域３の幅ｗ６は、ｎ+型領域１７の幅ｗ７より広い（ｗ５＞ｗ７、または、ｗ６＞ｗ７）ことが好ましい。ｎ+型領域１７は、酸化膜マスクを用いない窒素のイオン注入で形成できるため、第１ｐ+型ベース領域４より小さく形成することが可能なため、セルピッチを縮小させることが可能になる。
（実施の形態２にかかる炭化珪素半導体装置の製造方法）
実施の形態２にかかる炭化珪素半導体装置は、実施の形態１にかかる炭化珪素半導体装置の製造方法において、第１ｐ+型ベース領域４を形成する際に、第２ｐ+型ベース領域３を同時に形成することで、製造することが可能である。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。さらに、実施の形態２では、トレンチの底部にトレンチのストライプ状に延びる方向と平行な第２ｐ+型ベース領域が備えられるため、トレンチの底部がすべてｐ型領域で覆われ、実施の形態１より安全で、耐圧を容易に制御できる。
（実施の形態３）
図１３は、実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態３では、平面断面図は実施の形態１と同様であるため、図示を省略する（図３Ａ参照）。また、第１ｐ+型ベース領域４が設けられていない部分の断面図は実施の形態１と同様であるため、図示を省略する（図２参照）。
実施の形態３にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なるのは、ｎ+型領域１７がｐ++型コンタクト領域８と深さ方向に対向する位置に設けられていることである。つまり、ｐ++型コンタクト領域８の下方のみにｎ+型領域１７が設けられている。このようなｎ+型領域１７により、実施の形態１よりもオン抵抗を下げることができる。
（実施の形態３にかかる炭化珪素半導体装置の製造方法）
実施の形態３にかかる炭化珪素半導体装置は、実施の形態１にかかる炭化珪素半導体装置の製造方法において、ｎ+型領域１７を形成する際に、ｐ++型コンタクト領域８が形成される領域の下方のみにｎ+型領域１７を形成することで、製造することが可能である。
以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。さらに、実施の形態３では、ｐ++型コンタクト領域８の下方のみにｎ+型領域１７が設けられていることより、実施の形態１よりもオン抵抗を下げることができる。
（実施の形態４）
図１４は、実施の形態４にかかる炭化珪素半導体装置の構造を示す図１５のＢ−Ｂ’断面図である。図１５は、実施の形態４にかかる炭化珪素半導体装置の構造を示す平面断面図である。また、第１ｐ+型ベース領域４が設けられている図１５のＡ−Ａ’断面図は実施の形態１と同様であるため、図示を省略する（図１参照）。
実施の形態４にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なるのは、ｎ+型領域１７がトレンチ１６のストライプ状に延びる方向と平行にストライプ状に設けられていることである。このような形状にすることにより、第１ｐ+型ベース領域４の下方のみにｎ+型領域１７を形成する場合の位置合わせが不要となり、プロセスの難易度が低下する。
（実施の形態４にかかる炭化珪素半導体装置の製造方法）
実施の形態４にかかる炭化珪素半導体装置は、実施の形態１にかかる炭化珪素半導体装置の製造方法において、ｎ+型領域１７を形成する際に、トレンチ１６のストライプ状に延びる方向と平行にストライプ状に形成することで、製造することが可能である。
以上、説明したように、実施の形態４によれば、実施の形態１と同様の効果を得ることができる。さらに、実施の形態４では、第１ｐ+型ベース領域とｎ+型領域とを形成する際の位置合わせが不要となり、プロセスの難易度が低下する。
（実施の形態５）
図１６は、実施の形態４にかかる炭化珪素半導体装置の構造を示す断面図である。第１ｐ+型ベース領域４が設けられていない部分の断面図は実施の形態１と同様であるため、図示を省略する（図２参照）。実施の形態５にかかる炭化珪素半導体装置の構造を示す平面断面図は実施の形態１と同様であるため、図示を省略する（図３Ａ参照）。
実施の形態５にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なるのは、ｎ+型領域１７がｎ型高濃度領域５（２）の内部に設けられていることである。このような形状の場合でも、ｎ+型領域１７により、トレンチ１６の底部の第１ｐ+型ベース領域４の耐圧をトレンチ１６間の第１ｐ+型ベース領域４の耐圧よりも高くすることができ、トレンチ下のアバランシェを回避し信頼性を上げることができる。
また、ｎ+型領域１７と第１ｐ+型ベース領域４との距離ｈ１は、少なくとも第１ｐ+型ベース領域４の膜厚ｈ２よりも小さい（ｈ１＜ｈ２）ことが好ましい。第１ｐ+型ベース領域４の膜厚ｈ２以上であると、離れすぎているため、ｎ+型領域１７に電界を集めることができないためである。
（実施の形態５にかかる炭化珪素半導体装置の製造方法）
実施の形態５にかかる炭化珪素半導体装置は、実施の形態１にかかる炭化珪素半導体装置の製造方法において、ｎ+型領域１７を形成する際に、ｎ型高濃度領域５（２）の内部に形成することで、製造することが可能である。
以上、説明したように、実施の形態５によれば、実施の形態１と同様の効果を得ることができる。
以上において本発明では、炭化珪素でできた炭化珪素基板の第１主面を（０００１）面とし当該（０００１）面上にＭＯＳゲート構造を構成した場合を例に説明したが、これに限らず、ワイドバンドギャップ半導体の種類（例えば窒化ガリウム（ＧａＮ）など）、基板主面の面方位などを種々変更可能である。
また、本発明では、実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
１、１０１ ｎ+型炭化珪素基板
２、１０２ ｎ-型炭化珪素エピタキシャル層
３、１０３ 第２ｐ+型ベース領域
４、１０４ 第１ｐ+型ベース領域
５、１０５ ｎ型高濃度領域
５ａ 第１ｎ型領域
５ｂ 第２ｎ型領域
６、１０６ ｐ型ベース層
７、１０７ ｎ+型ソース領域
８、１０８ ｐ++型コンタクト領域
９、１０９ ゲート絶縁膜
１０、１１０ ゲート電極
１１、１１１ 層間絶縁膜
１２、１１２ ソース電極
１３、１１３ 裏面電極
１４、１１４ ソース電極パッド
１５、１１５ ドレイン電極パッド
１６、１１６ トレンチ
１７ ｎ+型領域
５０、１５０ トレンチ型ＭＯＳＦＥＴ

Claims (15)

  1. 第１導電型の半導体基板と、
    前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
    前記第１半導体層の内部に選択的に設けられた、前記第１半導体層よりピーク不純物濃度が高い第１導電型の第１半導体領域と、
    前記第１半導体層の内部に選択的に設けられた第２導電型の第１ベース領域と、
    前記第１半導体層の前記半導体基板に対して反対側の表面に設けられた、第２導電型の第２半導体層と、
    前記第２半導体層の表面層に選択的に設けられた第１導電型の第２半導体領域と、
    前記第２半導体層および前記第２半導体領域を貫通して前記第１半導体層に達するトレンチと、
    前記トレンチ内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記ゲート電極上に設けられた層間絶縁膜と、
    前記第２半導体層および前記第２半導体領域に接触する第１電極と、
    前記半導体基板の裏面に設けられた第２電極と、
    を備え、
    前記トレンチは、ストライプ状の平面パターンを有し、
    前記第１半導体領域は、前記トレンチ間で前記第１ベース領域より前記第２電極側に設けられ、
    前記第１ベース領域は、前記トレンチのストライプ状に延びる方向と交差する方向に、前記トレンチの底部と同じ深さに、または、前記トレンチの底部より前記第２電極側に設けられることを特徴とする半導体装置。
  2. 前記第１ベース領域間の間隔は、前記トレンチ間の間隔より狭いことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１ベース領域間の間隔は、０．８μｍ以上５μｍ以下であることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記トレンチのストライプ状に延びる方向と平行する方向に、前記トレンチの底部と接する第２ベース領域を備えることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 前記第２ベース領域は、前記第１ベース領域と同じ不純物濃度で設けられていることを特徴とする請求項４に記載の半導体装置。
  6. 前記第２ベース領域間の間隔は、前記第１ベース領域の間隔と同じ幅で設けられていることを特徴とする請求項４または５に記載の半導体装置。
  7. 前記第１ベース領域の幅、または前記第２ベース領域の幅は、前記第１半導体領域の幅より広いことを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
  8. 前記第２半導体層の内部に選択的に設けられた第２導電型の第３半導体領域を備え、
    前記第１半導体領域は、前記第３半導体領域と深さ方向に対向する位置に設けられていることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
  9. 前記第１半導体領域は、前記トレンチのストライプ状に延びる方向と平行な方向にストライプ状の平面パターンを有することを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
  10. 前記第１半導体領域は、前記第１ベース領域と離して設けられていることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
  11. 前記第１半導体領域の不純物濃度は、前記第１ベース領域の不純物濃度より低いことを特徴とする請求項１〜１０のいずれか一つに記載の半導体装置。
  12. 前記第１半導体領域の不純物濃度は、１×１０17／ｃｍ3以上１×１０20／ｃｍ3以下であることを特徴とする請求項１〜１１のいずれか一つに記載の半導体装置。
  13. 前記第１ベース領域が、前記トレンチのストライプ状に延びる方向と交差する方向は、３０度、６０度、９０度、１２０度又は１５０度のいずれかの角度であることを特徴とする請求項１〜１２のいずれか一つに記載の半導体装置。
  14. 前記角度は±４度以内であることを特徴とする請求項１３に記載の半導体装置。
  15. 第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程と、
    前記第１半導体層の内部に選択的に、前記第１半導体層よりピーク不純物濃度が高い第１導電型の第１半導体領域を形成する第２工程と、
    前記第１半導体層の内部に選択的に第２導電型の第１ベース領域を形成する第３工程と、
    前記第１半導体層の前記半導体基板に対して反対側の表面に、第２導電型の第２半導体層を形成する第４工程と、
    前記第２半導体層の表面層に選択的に第１導電型の第２半導体領域を形成する第５工程と、
    前記第２半導体層および前記第２半導体領域を貫通して前記第１半導体層に達するトレンチを形成する第６工程と、
    前記トレンチ内部にゲート絶縁膜を介してゲート電極を形成する第７工程と、
    前記ゲート電極上に層間絶縁膜を形成する第８工程と、
    前記第２半導体層および前記第２半導体領域に接触する第１電極を形成する第９工程と、
    前記半導体基板の裏面に第２電極を形成する第１０工程と、
    を含み、
    前記第２工程では、前記第１半導体領域を前記トレンチ間で前記第１ベース領域より前記第２電極側に形成し、
    前記第３工程では、前記第１ベース領域を前記トレンチのストライプ状に延びる方向と交差する方向に、前記トレンチの底部と同じ深さに、または、前記トレンチの底部より前記第２電極側に形成し、
    前記第６工程では、前記トレンチをストライプ状の平面パターンに形成することを特徴とする半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023228473A1 (ja) * 2022-05-25 2023-11-30 住友電気工業株式会社 炭化珪素半導体装置
JP7459975B2 (ja) 2020-12-24 2024-04-02 富士電機株式会社 絶縁ゲート型半導体装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI754367B (zh) * 2020-09-01 2022-02-01 富鼎先進電子股份有限公司 溝槽式半導體元件製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005057049A (ja) * 2003-08-04 2005-03-03 Renesas Technology Corp 半導体装置およびその製造方法
JP2017092368A (ja) * 2015-11-16 2017-05-25 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2017187670A1 (ja) * 2016-04-27 2017-11-02 三菱電機株式会社 半導体装置および電力変換装置
JP2018019046A (ja) * 2016-07-29 2018-02-01 富士電機株式会社 炭化ケイ素半導体装置および炭化ケイ素半導体装置の製造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5998837A (en) * 1995-06-02 1999-12-07 Siliconix Incorporated Trench-gated power MOSFET with protective diode having adjustable breakdown voltage
US5629543A (en) * 1995-08-21 1997-05-13 Siliconix Incorporated Trenched DMOS transistor with buried layer for reduced on-resistance and ruggedness
IT1296832B1 (it) * 1997-12-02 1999-08-02 Sgs Thomson Microelectronics Struttura integrata di protezione con dispositivi a soglia di conduzione inversa prestabilita di polarizzazione
EP0981163A1 (en) * 1998-08-14 2000-02-23 STMicroelectronics S.r.l. Semiconductor power device with insulated circuit and process for its manufacture
US6060742A (en) * 1999-06-16 2000-05-09 Worldwide Semiconductor Manufacturing Corporation ETOX cell having bipolar electron injection for substrate-hot-electron program
US7745289B2 (en) * 2000-08-16 2010-06-29 Fairchild Semiconductor Corporation Method of forming a FET having ultra-low on-resistance and low gate charge
JP2006120789A (ja) * 2004-10-20 2006-05-11 Toshiba Corp 半導体装置
US8815654B2 (en) * 2007-06-14 2014-08-26 International Business Machines Corporation Vertical current controlled silicon on insulator (SOI) device such as a silicon controlled rectifier and method of forming vertical SOI current controlled devices
US7772668B2 (en) * 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
DE102010039258B4 (de) * 2010-08-12 2018-03-15 Infineon Technologies Austria Ag Transistorbauelement mit reduziertem Kurzschlussstrom
US8637922B1 (en) * 2012-07-19 2014-01-28 Infineon Technologies Ag Semiconductor device
US10290702B2 (en) * 2012-07-31 2019-05-14 Silanna Asia Pte Ltd Power device on bulk substrate
JP6472776B2 (ja) * 2016-02-01 2019-02-20 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6919159B2 (ja) * 2016-07-29 2021-08-18 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6848382B2 (ja) * 2016-11-16 2021-03-24 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6903931B2 (ja) * 2017-02-13 2021-07-14 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6870547B2 (ja) * 2017-09-18 2021-05-12 株式会社デンソー 半導体装置およびその製造方法
JP7067021B2 (ja) * 2017-11-07 2022-05-16 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
DE102018103973B4 (de) * 2018-02-22 2020-12-03 Infineon Technologies Ag Siliziumcarbid-halbleiterbauelement
US10937901B2 (en) * 2018-03-14 2021-03-02 Fuji Electric Co., Ltd. Insulated gate semiconductor device with injuction supression structure and method of manufacturing same
JP7176206B2 (ja) * 2018-03-14 2022-11-22 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体回路装置
JP7092057B2 (ja) * 2019-01-28 2022-06-28 株式会社デンソー 半導体装置
JP7371335B2 (ja) * 2019-03-13 2023-10-31 富士電機株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005057049A (ja) * 2003-08-04 2005-03-03 Renesas Technology Corp 半導体装置およびその製造方法
JP2017092368A (ja) * 2015-11-16 2017-05-25 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2017187670A1 (ja) * 2016-04-27 2017-11-02 三菱電機株式会社 半導体装置および電力変換装置
JP2018019046A (ja) * 2016-07-29 2018-02-01 富士電機株式会社 炭化ケイ素半導体装置および炭化ケイ素半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7459975B2 (ja) 2020-12-24 2024-04-02 富士電機株式会社 絶縁ゲート型半導体装置
WO2023228473A1 (ja) * 2022-05-25 2023-11-30 住友電気工業株式会社 炭化珪素半導体装置

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