JP7217608B2 - SiC基板、SiCエピタキシャルウェハ及びその製造方法 - Google Patents

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Description

本発明は、SiC基板、SiCエピタキシャルウェハ及びその製造方法に関する。
炭化珪素(SiC)は、シリコン(Si)に比べて絶縁破壊電界が1桁大きく、バンドギャップが3倍大きく、熱伝導率が3倍程度高い等の特性を有する。炭化珪素はこれらの特性を有することから、パワーデバイス、高周波デバイス、高温動作デバイス等への応用が期待されている。このため、近年、上記のような半導体デバイスにSiCエピタキシャルウェハが用いられるようになっている。
SiCデバイスの実用化の促進には、高品質の結晶成長技術、高品質のエピタキシャル成長技術の確立が不可欠である。
SiCデバイスは、昇華再結晶法等で成長させたSiCのバルク単結晶から加工して得られたSiC単結晶基板(単に、SiC基板ということもある)上に、化学的気相成長法(Chemical Vapor Deposition:CVD)等によってデバイスの活性領域となるSiCエピタキシャル層(膜)を成長させたSiCエピタキシャルウェハを用いて作製されるのが一般的である。
SiCエピタキシャルウェハはより具体的には、(0001)面から<11-20>方向にオフ角を有する面を成長面とするSiC単結晶基板上にステップフロー成長(原子ステップからの横方向成長)させて4HのSiCエピタキシャル層を成長させるのが一般的である。
SiC単結晶基板にはマイクロパイプ等の種々の欠陥が含まれる。これらの欠陥は、SiCエピタキシャルウェハの作製時すなわち、SiC単結晶基板上にSiCのエピタキシャル層を成長中に、エピタキシャル層中に伝播することで、各種デバイスの動作に悪影響を与え得ることが知られている。
特にマイクロパイプは致命的な欠陥であり、1つのSiC単結晶基板上に複数のデバイスが作製された場合、マイクロパイプ上に形成されたデバイスは不良品として扱われる(例えば、特許文献1参照)。このため、SiC単結晶基板中のマイクロパイプ密度を低減する基板作製技術や、SiC単結晶基板からエピタキシャル層へマイクロパイプが伝搬するのを低減する結晶成長技術の開発が進められている。
ここで、マイクロパイプとは、直径がサブμmから数μm程度で、六方晶炭化珪素のc軸方向に伝播する結晶欠陥であって、その内部が中空であり、一般に大きなバーガーズベクトルを持つらせん転位が歪エネルギーを緩和するために形成されると考えられている。
特開2016-127201号公報
市販のSiC基板(例えば、サイズ6インチ、厚さ350μmの4H-SiC単結晶基板)では、SiCエピタキシャル層を成長中に割れるものが一定数存在する。
SiCエピタキシャル層を成長中に基板が割れてしまうと、基板が使用不可能となるだけでなく、成長炉の運転に支障が出てしまう。
発明者は、その割れの原因を鋭意検討した結果、原因が不明なものを除いて、SiCエピタキシャル層を成長中に割れてしまうSiC基板において、相当の割合で、SiC基板のエッジ部(周端部)に存在するマイクロパイプ状の欠陥(複合欠陥)に起因することを突き止めた。このマイクロパイプ状の欠陥とは、限定するものではないが、典型的には直径(あるいは、円として近似できない形状の場合には、最大長)が5~500μm程度の中空部を有し、かつ、その中空部分から延びる転位線を付随する欠陥である。特に、中空部分が基板のおもて面から裏面まで貫通している中空貫通欠陥である場合に、SiC基板の割れにつながることが多かった。
本発明は、上記問題に鑑みてなされたものであり、SiCエピタキシャルウェハの製造中に割れにくいSiC基板、SiCエピタキシャルウェハ及びSiCエピタキシャルウェハの製造方法を提供することを目的とする。
本発明は、上記課題を解決するため、以下の手段を提供する。
(1)本発明の第1の態様に係るSiC基板は、第1主面と、該第1主面の反対側に配置する第2主面と、前記第1主面及び前記第2主面に連結する外周とを備えるSiC基板であって、前記SiC基板の周端部に存在する、中空部と該中空部から延びる転位線とが連結した複合欠陥の密度が0.01個/cm以上10個/cm以下である。
(2)本発明の第2の態様に係るSiCエピタキシャルウェハは、上記(1)に記載のSiC基板上にSiCエピタキシャル層を備えたものである。
(3)本発明の第3の態様に係るSiCエピタキシャルウェハの製造方法は、上記(1)に記載のSiC基板上にSiCエピタキシャル層を形成する工程を有する。
(4)本発明の第4の態様に係るSiCエピタキシャルウェハの製造方法は、SiCエピタキシャルウェハにおいて用いる、第1主面と、該第1主面の反対側に配置する第2主面と、前記第1主面及び前記第2主面に連結する外周とを備えるSiC基板を選別する基板選別工程を有するものであって、前記基板選別工程において、SiC基板の周端部に存在する、中空部と該中空部から延びる転位線とが連結した複合欠陥の密度を検査して前記密度が所定密度以下であるSiC基板を選別する。
(5)本発明の第5の態様に係るSiCエピタキシャルウェハの製造方法は、所定サイズのSiC基板を得るために、前記所定サイズよりも大きなサイズのSiCウェハを準備する工程と、SiCエピタキシャルウェハにおいて用いる、第1主面と、該第1主面の反対側に配置する第2主面と、前記第1主面及び前記第2主面に連結する外周とを備えるSiC基板を準備する基板準備工程とを有し、前記基板準備工程において、前記SiCウェハのうち、中空部と該中空部から前記外周側に伸びる転位線とが連結した複合欠陥の密度が所定密度以上である外環部を残して中央部をくりぬいてSiC基板を得る。
本発明のSiC基板は、SiCエピタキシャルウェハの製造中に割れにくいSiC基板を提供できる。
本発明の一実施形態に係るSiC基板の一部の断面模式図である。 本発明の一実施形態に係るSiC基板の平面模式図である。 (a)は、4H-SiC単結晶基板の周端部近傍の光学顕微鏡像であり、(b)は、(a)と同じ箇所のPL像である。 (a)は、他の4H-SiC単結晶基板の周端部近傍の光学顕微鏡像であり、(b)は、(a)と同じ箇所のPL像である。 (a)は、さらに他の4H-SiC単結晶基板の周端部近傍の光学顕微鏡像であり、(b)は、(a)と同じ箇所のPL像である。 (a)は、さらに他の4H-SiC単結晶基板の周端部近傍の光学顕微鏡像であり、(b)は、(a)と同じ箇所のPL像である。 (a)は、さらに他の4H-SiC単結晶基板の周端部近傍の光学顕微鏡像であり、(b)は、(a)と同じ箇所のPL像であり、(c)は、(a)と同じ箇所の裏面の光学顕微鏡像である。 本発明の第2実施形態に係るSiCエピタキシャルウェハの製造方法を説明するためのSiCウェハの平面模式図である。 1000枚以上のSiC単結晶基板について、エッジ部の複合欠陥密度をヒストグラム解析した結果である。
以下、本発明を適用した実施形態であるSiC基板、SiCエピタキシャルウェハ及びその製造方法について、図面を用いて詳細に説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに限定されるものではなく、その効果を奏する範囲で適宜変更して実施することが可能である。
(SiC基板)
図1に、本発明の一実施形態に係るSiC基板の一部の断面模式図を示す。図2に、本発明の一実施形態に係るSiC基板の平面模式図を示す。
SiC基板1は、第1主面1aと、第1主面1aの反対側に配置する第2主面1bと、第1主面1a及び第2主面1bに連結する外周1cとを備えるSiC基板であって、SiC基板の周端部1Aに存在する、中空部と中空部から延びる転位線とが連結した複合欠陥の密度が0.01個/cm以上10個/cm以下である。
「複合欠陥の密度が0.01個/cm以上10個/cm以下」である理由について、図9を用いて説明する。
図9は、市販の4~6インチ、厚さ350μm1000枚以上の4H-SiC単結晶基板について、周端部の複合欠陥密度を集計した結果を示すものである。
図9において、横軸は複合欠陥密度であり、左側縦軸は各複合欠陥密度範囲(0個/cm以上0.01個/cm未満、0.01個/cm以上0.1個/cm未満、0.1個/cm以上1個/cm未満、1個/cm以上10個/cm未満、10個/cm以上)に該当するSiC単結晶基板の枚数を示すものである。
図9において、複合欠陥密度が1個/cm以上10個/cm以下である場合、SiCエピタキシャル層の成長中に割れが発生する割合(確率)は1%以下であった。また、複合欠陥密度がゼロの場合、SiCエピタキシャル層の成長中に複合欠陥起因の割れが発生する割合(確率)はゼロであるが、0.01個/cm以上0.1個/cm未満であれば、SiCエピタキシャル層の成長中に割れが発生する割合(確率)は0.1%以下と非常に低いことがわかった。
発明者は、SiC基板の周端部に存在する複合欠陥、及び、その複合欠陥がSiCエピタキシャル層の成長中に割れの主因であることを見いだした。さらに、SiC基板の周端部に存在する複合欠陥密度とSiCエピタキシャル層の成長中に割れ発生確率との関係を調べることによって、使用可能基板の比率や製造コストの観点で許容でき、かつ、SiCエピタキシャル層の成長中の割れ発生割合(確率)を1%以下のSiC基板として、複合欠陥密度が0.01個/cm以上10個/cm以下のSiC基板を見いだした。
すなわち、複合欠陥密度が10個/cm以下であれば、SiCエピタキシャル層の成長中に割れ発生割合を1%以下とすることができる。一方、複合欠陥密度がゼロのSiC基板だけを用いることにすれば、SiCエピタキシャル層の成長中に割れ発生割合をゼロにすることが可能になる。しかしながら、それでは、昨今の基板供給量が逼迫する中で、0.01個/cm以上の複合欠陥密度を持つ40%の基板が使用不可能になってしまい、製造コスト的にも見合わない。そこで、複合欠陥密度を0.01個/cm以上とすることで許容できるものとなる。
また、10個/cm以上の複合欠陥密度を持つSiC基板の割れ発生割合は1%以上であり、その比率がたとえ1%程度だとしても、月産一万枚ともなれば月に1回以上割れが発生して成長炉に重大な影響を及ぼすことになり、許容できるものではない。
本明細書において「周端部」とは、SiC基板の外周から内側へ3mmまでの範囲の平面視において環状の部分をいう。SiC基板1は、平面視では、周端部1Aと内側部1Bとからなる。
本明細書において「複合欠陥」とは、中空部とその中空部から延びる転位線とが連結した欠陥をいう。なお、近接する複合欠陥同士が転位線を共有している場合もある。複合欠陥の数あるいは密度は、共焦点顕微鏡像において離間している中空部の数あるいは密度として計測する。
ここで、「中空部」としてはいわゆるマイクロパイプといわれる中空貫通欠陥を例示できるが、それに限定されず、平面視で5μm以上のサイズ(最も長い方向の長さ)を有するものが含まれる。中空部は例えば、共焦点微分干渉光学系を有する共焦点顕微鏡やフォトルミネッセンス装置によって観察することができる。
また、「転位線」は例えば、フォトルミネッセンス装置によって観察することができる。
本実施形態のSiC基板としては、単結晶基板が好ましい。
本実施形態のSiC基板としては、ポリタイプの限定はないが、4Hが好ましい。
本実施形態のSiC基板として4H-SiC単結晶基板を用いる場合、オフ角を有するものを用いることができる。いずれのオフ角のものも用いることもできるが、コスト削減の観点からはオフ角が小さいもの例えば、0°超え8°以下のものが好ましい。典型的には、4°のものが挙げられる。
本実施形態のSiC基板の厚さとしては特に限定するものではないが、例えば、150μm以上550μm以下のものを用いることができる。好ましくは300μm以上400μm以下のものを用いることができる。
本実施形態のSiC基板のサイズとしては特に限定するものではないが、例えば、3インチ~6インチのものを用いることができる。
図3の(a)に、4H-SiC単結晶基板(c面に対してオフ角4°)の周端部近傍の光学顕微鏡像を、(b)に、図3(a)と同じ箇所のPL(フォトルミネッセンス)像を示す。光学顕微鏡像及びPL像は、共焦点微分干渉顕微鏡とフォトルミネッセンス観察機能を併設した検査装置(レーザーテック株式会社製、SICA88)を用いた。なお、PL観察にはロングパスフィルター(≧660nm)を使用した。
図3(a)の光学顕微鏡像と図3(b)のPL像とを対比すると、複合欠陥のうち、中空部の位置が一致する。これに対して、転位線はPL像においてのみ観察することができる。
図3(b)に示したPL像において矢印で示した複合欠陥は転位線が外端まで延びていることがわかる。外端まで延びている複合欠陥が多いほど、製造プロセスにおける割れが発生する割合が高くなる傾向がある。
図4(a)及び図4(b)のそれぞれに、他の4H-SiC単結晶基板(c面に対してオフ角4°)の周端部近傍の光学顕微鏡像、PL(フォトルミネッセンス)像を示す。図4(a)及び図4(b)は同じ箇所の像である。
図4(b)に示したPL像においても、矢印で示した複合欠陥は転位線が基板の外端まで延びていることがわかる。
また、図4(b)に示したPL像における複合欠陥では、中括弧で示したように、隣接する複合欠陥同士が転位線でつながって、外端に最も近い複合欠陥の転位線が外端まで延びている。
図5(a)及び図5(b)のそれぞれに、さらに他の4H-SiC単結晶基板(c面に対してオフ角4°)の周端部近傍の光学顕微鏡像、PL(フォトルミネッセンス)像を示す。図5(a)及び図5(b)は同じ箇所の像である。
図5(b)に示したPL像においても、複合欠陥は転位線が基板の外端まで延びていることがわかる。
また、図5(b)に示したPL像における複合欠陥群は、転位線で順につながって基板の外端まで並んで配置している。
図6(a)及び図6(b)のそれぞれに、さらに他の4H-SiC単結晶基板(c面に対してオフ角4°)の周端部近傍の光学顕微鏡像、PL(フォトルミネッセンス)像を示す。図6(a)及び図6(b)は同じ箇所の像である。
図6(b)に示したPL像では、転位線は基板の外端まで延びていないが、近接する複数の複合欠陥群が互いに転位線でつながっていることがわかる。
図7(a)及び図7(b)のそれぞれに、さらに他の4H-SiC単結晶基板(c面に対してオフ角4°)の周端部近傍の光学顕微鏡像、PL(フォトルミネッセンス)像を示す。図7(a)及び図7(b)は同じ箇所の像である。
図7(c)は、平面視して同じ箇所の裏面(図7(a)、図7(b)と反対側の面)の光学顕微鏡像である。図7(a)及び図7(c)のそれぞれ、符号A、符号Bで示した中空部が同じものである。
図7の像で観察される複合欠陥の中空部はおもて面から裏面に貫通する欠陥である。
(SiCエピタキシャルウェハ)
本発明の一実施形態に係るSiCエピタキシャルウェハは、本発明のSiC基板上にSiCエピタキシャル層を備えている。
本発明の一実施形態に係るSiCエピタキシャルウェハは、公知のSiCエピタキシャル層を成長させるSiCエピタキシャル成長工程によって製造することができる。
SiCエピタキシャル層の厚さとしては特に限定するものではないが、例えば、5~ 100μmとすることができる。
(SiCエピタキシャルウェハの製造方法(第1実施形態))
本発明の第1実施形態に係るSiCエピタキシャルウェハの製造方法は、SiCエピタキシャルウェハにおいて用いる、第1主面と、該第1主面の反対側に配置する第2主面と、前記第1主面及び前記第2主面に連結する外周とを備えるSiC基板を選別する基板選別工程を有するものであって、前記基板選別工程において、SiC基板の周端部に存在する、中空部と該中空部から前記外周側に伸びる転位線とが連結した複合欠陥の密度を検査して前記密度が所定密度以下であるSiC基板を選別する。
その他の工程については公知の工程を用いることができる。
所定密度は10個/cm以下とすることができるが、より割れにくいSiC基板を選別するためには、所定密度は1個/cm以下とすることが好ましく、0.1個/cm以下とすることがより好ましく、0.01個/cm以下とすることがさらに好ましい。
(SiCエピタキシャルウェハの製造方法(第2実施形態))
図8に、本発明の第2実施形態に係るSiCエピタキシャルウェハの製造方法を説明するためのSiCウェハの平面模式図を示す。
本発明の第2実施形態に係るSiCエピタキシャルウェハの製造方法は、所定サイズRのSiC基板10Aを得るために、前記所定サイズよりも大きなサイズのSiCウェハ10を準備する工程と、SiCエピタキシャルウェハにおいて用いる、第1主面と、該第1主面の反対側に配置する第2主面と、前記第1主面及び前記第2主面に連結する外周とを備えるSiC基板を準備する基板準備工程とを有し、前記基板準備工程において、前記SiCウェハのうち、中空部と該中空部から前記外周側に伸びる転位線とが連結した複合欠陥の密度が所定密度以上である外環部10Bを残して中央部10AをくりぬいてSiC基板を得る。
その他の工程については公知の工程を用いることができる。
所定密度は10個/cm以下とすることができるが、より割れにくいSiC基板を選別するためには、所定密度は1個/cm以下とすることが好ましく、0.1個/cm以下とすることがより好ましく、0.01個/cm以下とすることがさらに好ましい。
1 SiC基板
1a 第1主面
1b 第2主面
1c 外周
1A 周端部

Claims (4)

  1. SiCエピタキシャルウェハにおいて用いる、第1主面と、該第1主面の反対側に配置する第2主面と、前記第1主面及び前記第2主面に連結する外周とを備えるSiC基板を選別する基板選別工程を有するものであって、
    前記基板選別工程において、SiC基板の周端部に存在する、中空部と該中空部から延びる転位線とが連結した複合欠陥の密度を検査して前記密度が所定密度以下であるSiC基板を選別する、SiCエピタキシャルウェハの製造方法。
  2. 前記所定密度が0.01個/cm以上10個/cm以下である、請求項1に記載のSiCエピタキシャルウェハの製造方法。
  3. 所定サイズのSiC基板を得るために、前記所定サイズよりも大きなサイズのSiCウェハを準備する工程と、
    SiCエピタキシャルウェハにおいて用いる、第1主面と、該第1主面の反対側に配置する第2主面と、前記第1主面及び前記第2主面に連結する外周とを備えるSiC基板を準備する基板準備工程とを有し、
    前記基板準備工程において、前記SiCウェハのうち、中空部と該中空部からから延びる転位線とが連結した複合欠陥の密度が所定密度以上である外環部を残して中央部をくりぬいてSiC基板を得る、SiCエピタキシャルウェハの製造方法。
  4. 前記所定密度が0.01個/cm以上10個/cm以下である、請求項3に記載のSiCエピタキシャルウェハの製造方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7331393B2 (ja) * 2019-03-14 2023-08-23 富士電機株式会社 炭化珪素半導体装置の製造方法
CN113981528B (zh) 2020-07-27 2024-06-21 环球晶圆股份有限公司 碳化硅晶片的制造方法以及半导体结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013211496A (ja) 2012-03-30 2013-10-10 National Institute Of Advanced Industrial & Technology 炭化珪素半導体素子の製造方法
JP2017220653A (ja) 2016-06-10 2017-12-14 昭和電工株式会社 炭化珪素半導体装置の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE546569T1 (de) * 2002-03-19 2012-03-15 Central Res Inst Elect Verfahren zur herstellung von sic-kristall
US8293623B2 (en) * 2007-09-12 2012-10-23 Showa Denko K.K. Epitaxial SiC single crystal substrate and method of manufacture of epitaxial SiC single crystal substrate
JP4887418B2 (ja) * 2009-12-14 2012-02-29 昭和電工株式会社 SiCエピタキシャルウェハの製造方法
JP5961357B2 (ja) * 2011-09-09 2016-08-02 昭和電工株式会社 SiCエピタキシャルウェハ及びその製造方法
JP2016127201A (ja) 2015-01-07 2016-07-11 三菱電機株式会社 炭化珪素エピタキシャル基板の製造方法および炭化珪素半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013211496A (ja) 2012-03-30 2013-10-10 National Institute Of Advanced Industrial & Technology 炭化珪素半導体素子の製造方法
JP2017220653A (ja) 2016-06-10 2017-12-14 昭和電工株式会社 炭化珪素半導体装置の製造方法

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