JPH0783116B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0783116B2 JPH0783116B2 JP62095557A JP9555787A JPH0783116B2 JP H0783116 B2 JPH0783116 B2 JP H0783116B2 JP 62095557 A JP62095557 A JP 62095557A JP 9555787 A JP9555787 A JP 9555787A JP H0783116 B2 JPH0783116 B2 JP H0783116B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、電力スイッチング素子として用いられる導電
変調型の半導体装置の製造方法に関するものである。
変調型の半導体装置の製造方法に関するものである。
（ロ）従来の技術 近年、電力用スイッチング素子としてパワーMOSFETが市
販化されているが、これに変わって導電変調型の半導体
装置が提案されている。
販化されているが、これに変わって導電変調型の半導体
装置が提案されている。
これは、MOSFETに比較すると、1000〔Ｖ〕を超えるよう
な高電圧にすることが可能であり、かつ電流密度を高く
して用いてもオン電圧（VF）はMOSFETの約1/10と低く、
スイッチング時間が数μsecと高速である等の利点を有
しているため、今後高周波駆動の電力素子として注目さ
れている。
な高電圧にすることが可能であり、かつ電流密度を高く
して用いてもオン電圧（VF）はMOSFETの約1/10と低く、
スイッチング時間が数μsecと高速である等の利点を有
しているため、今後高周波駆動の電力素子として注目さ
れている。
前述の事柄を詳述しているものとしては第２図Ａ乃至第
２図Ｅの如く特開昭61−43474号公報がある。
２図Ｅの如く特開昭61−43474号公報がある。
先ず第２図Ａの如くP+型のシリコン半導体基板（21）を
用意する工程と、この半導体基板（21）の一主面にN+型
の第１エパタキシャル層（22）を５μｍ厚に形成する工
程と、 次に第２図Ｂの如くこのエピタキシャル層（22）上にN-
型の第２エピタキシャル層（23）を40μｍ厚に形成する
工程と、このN-型の第２エピタキシャル層（23）内にP+
型の第１領域（24）を拡散する工程と、 次に第２図Ｃの如くこの第１領域（24）表面にN+型の第
２領域（25）を形成する工程と、 更に第２図Ｄの如くこの第２領域（25）の一部と重畳す
るようにゲート絶縁膜（26）を介してポリシリコンより
成るゲート電極（27）を形成する工程と、 最後に第２図Ｅの如くソース電極（28）およびドレイン
電極（29）を形成する工程とにより作成している。
用意する工程と、この半導体基板（21）の一主面にN+型
の第１エパタキシャル層（22）を５μｍ厚に形成する工
程と、 次に第２図Ｂの如くこのエピタキシャル層（22）上にN-
型の第２エピタキシャル層（23）を40μｍ厚に形成する
工程と、このN-型の第２エピタキシャル層（23）内にP+
型の第１領域（24）を拡散する工程と、 次に第２図Ｃの如くこの第１領域（24）表面にN+型の第
２領域（25）を形成する工程と、 更に第２図Ｄの如くこの第２領域（25）の一部と重畳す
るようにゲート絶縁膜（26）を介してポリシリコンより
成るゲート電極（27）を形成する工程と、 最後に第２図Ｅの如くソース電極（28）およびドレイン
電極（29）を形成する工程とにより作成している。
（ハ）発明が解決しようとする問題点 前述した如く従来はP+型のシリコン半導体基板（21）の
上に第１および第２エピタキシャル層（22），（23），
を積層した後で、複雑なMOS部を形成している。
上に第１および第２エピタキシャル層（22），（23），
を積層した後で、複雑なMOS部を形成している。
ここでエピタキシャル層（22），（23）の形成は材料が
高価で工程数が長く、高比抵抗のエピタキシャル層厚を
厚く作る必要があるため長時間のエピタキシャル成長が
必要となるので欠陥の発生、歩留りの低下、コストの上
昇を招く。
高価で工程数が長く、高比抵抗のエピタキシャル層厚を
厚く作る必要があるため長時間のエピタキシャル成長が
必要となるので欠陥の発生、歩留りの低下、コストの上
昇を招く。
特に高耐圧の場合、第２エピタキシャル層が厚いため上
述した問題発生が顕著である。
述した問題発生が顕著である。
以上の事は、エピタキシャルウェハの替わりにP+型の拡
散のウェハを使用したときも同様で、高温で長時間のコ
レクタ拡散が必要となり、厚いN-型の高比抵抗部に欠陥
が発生しやすく、歩どまり低下、コスト上昇を招く。
散のウェハを使用したときも同様で、高温で長時間のコ
レクタ拡散が必要となり、厚いN-型の高比抵抗部に欠陥
が発生しやすく、歩どまり低下、コスト上昇を招く。
（ニ）問題点を解決するための手段 本発明は上述の問題点に鑑みてなされ、一導電型の半導
体基板（１）を用意する工程と、この半導体基板（１）
内に複数の逆導電型の第１領域（２）…（２）を拡散形
成する工程と、前記半導体基板（１）上に第１ゲート絶
縁膜（６）を形成し第１領域（２）…（２）間にゲート
電極（７）…（７）を形成する工程と、このゲート電極
（７）…（７）をマスクとして逆導電型の第２領域
（８）…（８）を拡散形成する工程と、前記ゲート電極
（７）…（７）間に形成した膜（９）と前記ゲート電極
（７）…（７）とをマスクとして前記第２領域（８）…
（（８）内に中抜き形状の一導電型の第３領域（10）…
（（10）を形成する工程と、前記第１ゲート絶縁膜
（６）およびゲート電極（７）…（７）上に第２ゲート
絶縁膜（11）を形成する工程と、前記半導体基板（１）
の裏面に逆導電型の第４領域（12）をエピタキシャル成
長する工程と、前記半導体基板（１）の両面に電極（1
4），（15），（16）を形成する工程とを具備すること
で解決するものである。
体基板（１）を用意する工程と、この半導体基板（１）
内に複数の逆導電型の第１領域（２）…（２）を拡散形
成する工程と、前記半導体基板（１）上に第１ゲート絶
縁膜（６）を形成し第１領域（２）…（２）間にゲート
電極（７）…（７）を形成する工程と、このゲート電極
（７）…（７）をマスクとして逆導電型の第２領域
（８）…（８）を拡散形成する工程と、前記ゲート電極
（７）…（７）間に形成した膜（９）と前記ゲート電極
（７）…（７）とをマスクとして前記第２領域（８）…
（（８）内に中抜き形状の一導電型の第３領域（10）…
（（10）を形成する工程と、前記第１ゲート絶縁膜
（６）およびゲート電極（７）…（７）上に第２ゲート
絶縁膜（11）を形成する工程と、前記半導体基板（１）
の裏面に逆導電型の第４領域（12）をエピタキシャル成
長する工程と、前記半導体基板（１）の両面に電極（1
4），（15），（16）を形成する工程とを具備すること
で解決するものである。
（ホ）作用 前述の如く、例えば半導体基板（１）の裏面にエピタキ
シャル成長をする事で、P+型の第４領域（12）を形成で
きる。従って複雑な工程が前になっているため歩留りを
向上できる。
シャル成長をする事で、P+型の第４領域（12）を形成で
きる。従って複雑な工程が前になっているため歩留りを
向上できる。
またMOS構造の動作チェックをした後でP+型の第４領域
（12）を形成すれば、複雑なMOS構造の不良部を取除い
て形成できるので、更に歩留りを向上できコストも安価
にできる。
（12）を形成すれば、複雑なMOS構造の不良部を取除い
て形成できるので、更に歩留りを向上できコストも安価
にできる。
更には無欠陥の高品質な半導体基板（１）内にMOS部を
作るので欠陥等の発生を防止できる。
作るので欠陥等の発生を防止できる。
（ヘ）実施例 以下に本発明の製造方法を第１図Ａ乃至第１図Ｉを参照
参照しながら説明する。
参照しながら説明する。
先ず第１図Ａおよび第１図Ｂに示す如く、N-型の半導体
基板（１）を用意する工程と、この半導体基板（１）内
に複数のP+型の第１領域（２）…（２）をを拡散する工
程とがある。
基板（１）を用意する工程と、この半導体基板（１）内
に複数のP+型の第１領域（２）…（２）をを拡散する工
程とがある。
ここで第１図Ａの如く半導体基板（１）の表面を約1100
℃で熱酸化することで約6000Åの膜厚のシリコン酸化膜
（３）を形成し、その後ホトレジスト膜（４）を使った
蝕刻法によりシリコン酸化膜（３）を開孔してこのシリ
コン酸化膜（３）をマスクとしてボロンイオンを100Ke
V、８×1014cm-2の条件で注入し、再度シリコン酸化膜
を全面に被覆した後で第１図Ｂの如く約1200℃、N2ガス
中でアニールを行いP+型の第１領域（２）…（２）を形
成する。また第１図Ｂと第１図Ｃとの間にアニュラ層
（５）を形成している。
℃で熱酸化することで約6000Åの膜厚のシリコン酸化膜
（３）を形成し、その後ホトレジスト膜（４）を使った
蝕刻法によりシリコン酸化膜（３）を開孔してこのシリ
コン酸化膜（３）をマスクとしてボロンイオンを100Ke
V、８×1014cm-2の条件で注入し、再度シリコン酸化膜
を全面に被覆した後で第１図Ｂの如く約1200℃、N2ガス
中でアニールを行いP+型の第１領域（２）…（２）を形
成する。また第１図Ｂと第１図Ｃとの間にアニュラ層
（５）を形成している。
次に第１図Ｃ乃至第１図Ｅに示す如く、前記半導体基板
（１）上に第１ゲート絶縁膜（６）を形成し第１領域
（２）…（２）間にゲート電極（７）…（７）を形成す
る工程と、このゲート電極（７）…（７）をマスクとし
てＰ型の第２領域（８）…（８）を拡散形成する工程と
がある。
（１）上に第１ゲート絶縁膜（６）を形成し第１領域
（２）…（２）間にゲート電極（７）…（７）を形成す
る工程と、このゲート電極（７）…（７）をマスクとし
てＰ型の第２領域（８）…（８）を拡散形成する工程と
がある。
ここで第１図Ｃに示す如く、一旦動作部のシリコン酸化
膜（３）を除去し、第１図Ｄの如く第１ゲート絶縁膜
（６）を約1000Åの厚さで形成し更にゲート電極（７）
…（７）を形成する。このゲート電極（７）…（７）は
約5000Åのノン・ドープの多結晶シリコンより成り、そ
の後リンイオンをPoCl3により拡散し、所望形状に蝕刻
されている。その後このゲート電極（７）…（７）をマ
スクとしてボロンイオンを80KeV、5.5×1013cm-2の条件
で注入、約1200℃のアニールをすることでＰ型の第２領
域（８）…（８）を形成している。
膜（３）を除去し、第１図Ｄの如く第１ゲート絶縁膜
（６）を約1000Åの厚さで形成し更にゲート電極（７）
…（７）を形成する。このゲート電極（７）…（７）は
約5000Åのノン・ドープの多結晶シリコンより成り、そ
の後リンイオンをPoCl3により拡散し、所望形状に蝕刻
されている。その後このゲート電極（７）…（７）をマ
スクとしてボロンイオンを80KeV、5.5×1013cm-2の条件
で注入、約1200℃のアニールをすることでＰ型の第２領
域（８）…（８）を形成している。
次に第１図Ｆおよび第１図Ｇに示す如く前記ゲート電極
（７）…（７）間に形成した膜（９）と前記ゲート電極
（７）…（７）とをマスクとして前記第２領域（８）…
（８）に中抜き形成のN+型の第３領域（10）…（10）を
形成する工程と、前記第１ゲート絶縁膜（６）およびゲ
ート電極（７）…（７）上に第２ゲート絶縁膜（11）を
形成する工程とがある。
（７）…（７）間に形成した膜（９）と前記ゲート電極
（７）…（７）とをマスクとして前記第２領域（８）…
（８）に中抜き形成のN+型の第３領域（10）…（10）を
形成する工程と、前記第１ゲート絶縁膜（６）およびゲ
ート電極（７）…（７）上に第２ゲート絶縁膜（11）を
形成する工程とがある。
ここで先ず第１図Ｆの如くゲート電極（７）…（７）間
にホトレジスト膜（９）を形成し、前工程で形成したゲ
ート電極（７）…（７）とこのホトレジスト膜（９）を
マスクとしてリンイオンを120KeV、1.0×1015cm-2の条
件で注入している。ただしイオン注入マスクとして作用
すれば良いのでホトレジスト膜（９）以外でも良い。更
に第１図Ｇの如くCVD法で第２ゲート絶縁膜であるシリ
コン酸化膜（11）を約12000Åの厚さに被覆する。
にホトレジスト膜（９）を形成し、前工程で形成したゲ
ート電極（７）…（７）とこのホトレジスト膜（９）を
マスクとしてリンイオンを120KeV、1.0×1015cm-2の条
件で注入している。ただしイオン注入マスクとして作用
すれば良いのでホトレジスト膜（９）以外でも良い。更
に第１図Ｇの如くCVD法で第２ゲート絶縁膜であるシリ
コン酸化膜（11）を約12000Åの厚さに被覆する。
またこの後で所望の耐圧、エピタキシャル成長のために
前記半導体基板（１）をラッピング、ミラーポリッシュ
しても良い。
前記半導体基板（１）をラッピング、ミラーポリッシュ
しても良い。
更に第１図Ｈに示す如く前記半導体基板（１）の裏面に
P+型の第４領域（12）をエピタキシャル成長する工程が
ある。
P+型の第４領域（12）をエピタキシャル成長する工程が
ある。
本工程は本発明の特徴とする所であり、前記N-型の半導
体基板（１）にMOS部（13）を形成した後でエピタキシ
ャル成長する点にある。
体基板（１）にMOS部（13）を形成した後でエピタキシ
ャル成長する点にある。
従来はP+型の基板（21）上にN-型のエピタキシャル層
（23）を形成し、このエピタキシャル層（23）内にMOS
部を形成していたため、エピタキシャル層（23）の欠陥
等の存在下で複雑なMOS部を形成するので更に欠陥等を
誘発させていた。
（23）を形成し、このエピタキシャル層（23）内にMOS
部を形成していたため、エピタキシャル層（23）の欠陥
等の存在下で複雑なMOS部を形成するので更に欠陥等を
誘発させていた。
本発明は安価で無欠陥なN-型の半導体基板（１）内に先
ずMOS部（13）を作るので、重要な領域の欠陥等の発生
を防止できる。更にはこのMOS部（13）の動作チェック
をした後でエピタキシャル成長できる。従って歩留りを
向上しコストダウンが可能となる。
ずMOS部（13）を作るので、重要な領域の欠陥等の発生
を防止できる。更にはこのMOS部（13）の動作チェック
をした後でエピタキシャル成長できる。従って歩留りを
向上しコストダウンが可能となる。
またエピタキシャル層（12）は例えばCVD法で行い、低
温での生成、高純度の膜、任意の組成のものを精度良く
均一にできる等の利点を有し、MOS部への影響を与える
ことが少ない。
温での生成、高純度の膜、任意の組成のものを精度良く
均一にできる等の利点を有し、MOS部への影響を与える
ことが少ない。
更にはプロセス温度が低い光CVD法を用いると更に効果
は顕著となる。例えばランプ光やレーザ光を照射して膜
を形成すれば更に良好となる。
は顕著となる。例えばランプ光やレーザ光を照射して膜
を形成すれば更に良好となる。
最後に第１図Ｉに示す如く、基板表面のソース領域およ
びゲート電極上の第２ゲート絶縁膜（11）を蝕刻して、
夫々アルミニウムでコンタクトをとり、ソース電極（1
4）、ゲート電極（15）を形成し、また裏面にはクロム
−銅−金系のドレイン電極（16）を形成している。
びゲート電極上の第２ゲート絶縁膜（11）を蝕刻して、
夫々アルミニウムでコンタクトをとり、ソース電極（1
4）、ゲート電極（15）を形成し、また裏面にはクロム
−銅−金系のドレイン電極（16）を形成している。
（ト）発明の効果 以上説明した如く、複雑なMOS構造を形成した後で前記
第４領域（12）を形成するために、MOS構造の動作チェ
ックをした後で第４領域（12）を形成できるので歩留り
を向上でき工程の削減ができる。
第４領域（12）を形成するために、MOS構造の動作チェ
ックをした後で第４領域（12）を形成できるので歩留り
を向上でき工程の削減ができる。
更には無欠陥の高品質な半導体基板（１）内にMOS部を
作るので欠陥等の発生を防止できる。
作るので欠陥等の発生を防止できる。
また前記第４領域（12）をMOS構造を形成するため、最
適な正孔の供給源として厚みと濃度を選定できる。
適な正孔の供給源として厚みと濃度を選定できる。
第１図Ａ乃至第１図Ｉは本発明の半導体装置の製造方法
を説明する断面図、第２図Ａ乃至第２図Ｅは従来の半導
体装置の製造方法を説明する断面図である。 （１）は半導体基板、（２）は第１領域、（３）はシリ
コン酸化膜、（４）はホトレジスト膜、（５）はアニュ
ラ層、（６）は第１ゲート絶縁膜、（７）はゲート電
極、（８）は第２領域、（９）はホトレジスト膜、（1
0）は第３領域、（11）は第２ゲート絶縁膜、（12）は
第４領域、（13）はMOS部、（14），（15），（16）は
電極である。
を説明する断面図、第２図Ａ乃至第２図Ｅは従来の半導
体装置の製造方法を説明する断面図である。 （１）は半導体基板、（２）は第１領域、（３）はシリ
コン酸化膜、（４）はホトレジスト膜、（５）はアニュ
ラ層、（６）は第１ゲート絶縁膜、（７）はゲート電
極、（８）は第２領域、（９）はホトレジスト膜、（1
0）は第３領域、（11）は第２ゲート絶縁膜、（12）は
第４領域、（13）はMOS部、（14），（15），（16）は
電極である。
Claims (1)
- 【請求項１】共通ドレインとなる一導電型の半導体基板
を準備する工程と、前記半導体基板の一主面側に複数の
逆導電型の第１領域を拡散形成する工程と、前記半導体
基板の一主面上にゲート絶縁膜を介してゲート電極を形
成する工程と、前記第一領域の表面に一導電型のソース
領域を形成する工程と、前記半導体基板の一主面側への
素子形成を一通り終了した後、前記半導体基板の裏面側
の一導電型半導体領域表面にIGBTのコレクタとなる逆導
電型の半導体層をエピタキシャル成長により形成する工
程と、を具備することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62095557A JPH0783116B2 (ja) | 1987-04-17 | 1987-04-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62095557A JPH0783116B2 (ja) | 1987-04-17 | 1987-04-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63260176A JPS63260176A (ja) | 1988-10-27 |
| JPH0783116B2 true JPH0783116B2 (ja) | 1995-09-06 |
Family
ID=14140885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62095557A Expired - Lifetime JPH0783116B2 (ja) | 1987-04-17 | 1987-04-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783116B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2573077B2 (ja) * | 1990-01-09 | 1997-01-16 | サンケン電気株式会社 | 半導体領域及び電極の製造方法 |
| JPH04286163A (ja) * | 1991-03-14 | 1992-10-12 | Shin Etsu Handotai Co Ltd | 半導体基板の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61123184A (ja) * | 1984-11-20 | 1986-06-11 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
-
1987
- 1987-04-17 JP JP62095557A patent/JPH0783116B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63260176A (ja) | 1988-10-27 |
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