JPS63260176A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63260176A JPS63260176A JP9555787A JP9555787A JPS63260176A JP S63260176 A JPS63260176 A JP S63260176A JP 9555787 A JP9555787 A JP 9555787A JP 9555787 A JP9555787 A JP 9555787A JP S63260176 A JPS63260176 A JP S63260176A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
-
- H—ELECTRICITY
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、電力スイッチング素子として用いられる導電
変調型の半導体装置の製造方法に関するものである。
変調型の半導体装置の製造方法に関するものである。
（ロ）従来の技術
近年、電力用スイッチング素子としてパワーＭＯ８ＦＥ
Ｔが市販化されているが、これに変わって導電変調型の
半導体装置が提案されている。
Ｔが市販化されているが、これに変わって導電変調型の
半導体装置が提案されている。
これは、ＭＯＳＦＥＴに比較すると、１０００（Ｖ）を
超えるような高電圧にすることが可能であり、かつ電流
密度を高くして用いてもオン電圧（Ｖ、）はＭＯＳＦＥ
Ｔの釣元と低く、スイッチング時間が数μｓｅｃと高速
である等の利点を有しているため、今後高周波駆動の電
力素子として注目されている。
超えるような高電圧にすることが可能であり、かつ電流
密度を高くして用いてもオン電圧（Ｖ、）はＭＯＳＦＥ
Ｔの釣元と低く、スイッチング時間が数μｓｅｃと高速
である等の利点を有しているため、今後高周波駆動の電
力素子として注目されている。
前述の事柄を詳述しているものとしては第２図Ａ乃至第
２図Ｅの如く特開昭６１−４３４７４号公報がある。
２図Ｅの如く特開昭６１−４３４７４号公報がある。
先ず第２図Ａの如＜Ｐ４″型のシリコン半導体基板（２
１）を用意する工程と、この半導体基板（２１）の−主
面にＮ＋型の第１エピタキシャル層（２２）を５μｍ厚
に形成する工程と、 次に第２図Ｂの如くこのエピタキシャル層（２２）上に
Ｎ−型の第２エピタキシ〜ル層（２３）を４０μｍ厚に
形成する工程と、とのＮ−型の第２エピタキシ〜ル層（
２３）内にＰ′″型の第１領域（２４）を拡散する工程
と、 次に第２図Ｃの如くこの第１領域（２４）表面にＮ０型
の第２領域（２５）を形成する工程と、更に第２図りの
如くこの第２領域（２５）の一部と重畳するようにゲー
ト絶縁膜（２６）を介してポリシリコンより成るゲート
電極（２７）を形成する工程と、 最後に第２図Ｅの如くソース電極（２８）およびドレイ
ン電極（２９）を形成する工程とにより作成している。
１）を用意する工程と、この半導体基板（２１）の−主
面にＮ＋型の第１エピタキシャル層（２２）を５μｍ厚
に形成する工程と、 次に第２図Ｂの如くこのエピタキシャル層（２２）上に
Ｎ−型の第２エピタキシ〜ル層（２３）を４０μｍ厚に
形成する工程と、とのＮ−型の第２エピタキシ〜ル層（
２３）内にＰ′″型の第１領域（２４）を拡散する工程
と、 次に第２図Ｃの如くこの第１領域（２４）表面にＮ０型
の第２領域（２５）を形成する工程と、更に第２図りの
如くこの第２領域（２５）の一部と重畳するようにゲー
ト絶縁膜（２６）を介してポリシリコンより成るゲート
電極（２７）を形成する工程と、 最後に第２図Ｅの如くソース電極（２８）およびドレイ
ン電極（２９）を形成する工程とにより作成している。
（八）発明が解決しようとする問題点
前述した如〈従来はＰ＋型のシリコン半導体基板（２１
）の上に第１および第２エピタキシ〜ル層（２２） 、
（２３）を積層した後で、複雑なＭ２Ｓ部を形成して
いる。
）の上に第１および第２エピタキシ〜ル層（２２） 、
（２３）を積層した後で、複雑なＭ２Ｓ部を形成して
いる。
ここでエピタキシャル層（２２） 、 （２３）の形成
は材料が高価で工程数が長く、高比抵抗のエピクキシャ
ル届厚を厚く作る必要があるため長時間のエピタキシャ
ル成長が必要となるので欠陥の発生、歩留りの低下、コ
ストの上昇を招＜。
は材料が高価で工程数が長く、高比抵抗のエピクキシャ
ル届厚を厚く作る必要があるため長時間のエピタキシャ
ル成長が必要となるので欠陥の発生、歩留りの低下、コ
ストの上昇を招＜。
特に高耐圧の場合、第２エピタキシ〜ル層が厚いため上
述した問題発生が顕著である。
述した問題発生が顕著である。
以上の事は、エピタキシャルウェハの替わりにＰ＋型の
拡散のウェハを使用したときも同様で、高温で長時間の
コレクタ拡散が必要となり、厚いＮ″″型の高比抵抗部
に欠陥が発生しやすく、歩どまり低下、コスト上昇を招
く。
拡散のウェハを使用したときも同様で、高温で長時間の
コレクタ拡散が必要となり、厚いＮ″″型の高比抵抗部
に欠陥が発生しやすく、歩どまり低下、コスト上昇を招
く。
（ニ）問題点を解決するための手段
本発明は上述の問題点に鑑みてなされ、一導電型の半導
体基板（１）を用意する工程と、この半導体基板（１）
内に複数の逆導電型の第１領域（２）・・・（２）を拡
散形成する工程と、前記半導体基板（１）上に第１ゲー
ト絶縁膜（６）を形成し第１領域（２）・・・（２）間
にゲート電極（７）・・・（７）を形成する工程と、こ
のゲート電極（７）・・・（７）をマスクとして逆導電
型の第２領域（８）・−（８）を拡散形成する工程と、
前記ゲー・ト電極（７）・・・（７）間に形成した膜（
９）と前記ゲート電極（７）・・・（７）とをマスクと
して前記第２領域（８）・・・（（８）内に中抜き形状
の一導電型の第３領域（１０）・・・（（１０）を形成
する工程と、前記第１ゲート絶縁膜（６）およびゲート
電極（７）・−（７）上に第２ゲート絶縁膜（１１）を
形成する工程と、前記半導体基板（１）の裏面に逆導電
型の第４領域（１２）をエピタキシャル成長する工程と
、前記半導体基板（１）の両面に電極（１４） 、 （
１５） 、 （１６）を形成する工程とを具備すること
で解決するものである。
体基板（１）を用意する工程と、この半導体基板（１）
内に複数の逆導電型の第１領域（２）・・・（２）を拡
散形成する工程と、前記半導体基板（１）上に第１ゲー
ト絶縁膜（６）を形成し第１領域（２）・・・（２）間
にゲート電極（７）・・・（７）を形成する工程と、こ
のゲート電極（７）・・・（７）をマスクとして逆導電
型の第２領域（８）・−（８）を拡散形成する工程と、
前記ゲー・ト電極（７）・・・（７）間に形成した膜（
９）と前記ゲート電極（７）・・・（７）とをマスクと
して前記第２領域（８）・・・（（８）内に中抜き形状
の一導電型の第３領域（１０）・・・（（１０）を形成
する工程と、前記第１ゲート絶縁膜（６）およびゲート
電極（７）・−（７）上に第２ゲート絶縁膜（１１）を
形成する工程と、前記半導体基板（１）の裏面に逆導電
型の第４領域（１２）をエピタキシャル成長する工程と
、前記半導体基板（１）の両面に電極（１４） 、 （
１５） 、 （１６）を形成する工程とを具備すること
で解決するものである。
（＊）作用
前述の如く、例えば半導体基板（１）の裏面にエピタキ
シャル成長をする事で、Ｐ０型の第４領域（１２）を形
成できる。従って複雑な工程が前になっているため歩留
りを向上できる。
シャル成長をする事で、Ｐ０型の第４領域（１２）を形
成できる。従って複雑な工程が前になっているため歩留
りを向上できる。
またＭＯ８構造の動作チェックをした後でＰ＋型の第４
領域（１２）を形成すれば、複雑なＭＯ８構造の不良部
を取除いて形成できるので、更に歩留りを向上できコス
トも安価にできる。
領域（１２）を形成すれば、複雑なＭＯ８構造の不良部
を取除いて形成できるので、更に歩留りを向上できコス
トも安価にできる。
更には無欠陥の高品質な半導体基板（１）内にＭ２Ｓ部
を作るので欠陥等の発生を防止できる。
を作るので欠陥等の発生を防止できる。
（へ）実施例
以下に本発明の製造方法を第１図Ａ乃至第１図Ｉを参照
しながら説明する。
しながら説明する。
先ず第１図Ａおよび第１図Ｂに示す如く、Ｎ−型の半導
体基板（１）を用意する工程と、この半導体基板（１）
内に複数のＰ０型の第１領域（２）・・・（２）をを拡
散する工程とがある。
体基板（１）を用意する工程と、この半導体基板（１）
内に複数のＰ０型の第１領域（２）・・・（２）をを拡
散する工程とがある。
ここで第１図Ａの如く半導体基板（１）の表面を約１１
００℃で熱酸化することで約６０００人の膜厚のシリコ
ン酸化膜（３）を形成し、その後ホトレジスト膜（４）
を使った蝕刻法によりシリコン酸化膜（３）を開孔して
このシリコン酸化膜（３）をマスクとしてポロンイオン
を１００ＫａＶ、８Ｘ１０”Ｃ１ｆｆ１− ”の条件で
注入し、再度シリコン酸化膜を全面に被覆した後で第１
図Ｂの如く約１２００℃、Ｎ。
００℃で熱酸化することで約６０００人の膜厚のシリコ
ン酸化膜（３）を形成し、その後ホトレジスト膜（４）
を使った蝕刻法によりシリコン酸化膜（３）を開孔して
このシリコン酸化膜（３）をマスクとしてポロンイオン
を１００ＫａＶ、８Ｘ１０”Ｃ１ｆｆ１− ”の条件で
注入し、再度シリコン酸化膜を全面に被覆した後で第１
図Ｂの如く約１２００℃、Ｎ。
ガス中でアニールを行いＰ＋型の第１領域り２）・・・
（２）を形成する。また第１図Ｂと第１図Ｃとの間にア
ニユラ層（５）を形成している。
（２）を形成する。また第１図Ｂと第１図Ｃとの間にア
ニユラ層（５）を形成している。
次に第１図Ｃ乃至第１図Ｅに示す如く、前記半導体基板
（１）上に第１ゲート絶縁膜（６）を形成し第１領域（
２）・・・（２）間にゲート電極（７）・・・〈７〉を
形成する工程と、このゲート電極（７）・・・（７）を
マスクとしてＰ型の第２領域（８）・・・（８）を拡散
形成する工程とがある。
（１）上に第１ゲート絶縁膜（６）を形成し第１領域（
２）・・・（２）間にゲート電極（７）・・・〈７〉を
形成する工程と、このゲート電極（７）・・・（７）を
マスクとしてＰ型の第２領域（８）・・・（８）を拡散
形成する工程とがある。
ここで第１図Ｃに示す如く、一旦動作部のシリコン酸化
膜（３）を除去し、第１図りの如く第１ゲート絶縁膜（
６）を約１０００人の厚さで形成し更にゲート電極（７
）・・・（７）を形成する。このゲート電極（７）・・
・（７）は約５０００人のノン・ドープの多結晶シリコ
ンより成り、その後リンイオンをＰｏＣ１ｍにより拡散
し、所望形状に蝕刻されている。その後このゲート電極
（７）・・・（７）をマスクとしてボロンイオンを８０
ＫｅＶ、 ５ 、５ Ｘ １０ ”ｃｍ−”ｃ７）条
件で注入、約１２００℃のアニールをすることでＰ型の
第２領域（８）・・・（８〉を形成している。
膜（３）を除去し、第１図りの如く第１ゲート絶縁膜（
６）を約１０００人の厚さで形成し更にゲート電極（７
）・・・（７）を形成する。このゲート電極（７）・・
・（７）は約５０００人のノン・ドープの多結晶シリコ
ンより成り、その後リンイオンをＰｏＣ１ｍにより拡散
し、所望形状に蝕刻されている。その後このゲート電極
（７）・・・（７）をマスクとしてボロンイオンを８０
ＫｅＶ、 ５ 、５ Ｘ １０ ”ｃｍ−”ｃ７）条
件で注入、約１２００℃のアニールをすることでＰ型の
第２領域（８）・・・（８〉を形成している。
次に第１図Ｆおよび第１図Ｇに示す如く前記ゲート電極
（７〉・−（７）間に形成した膜（９）と前記ゲート電
極（７）・・・（７）とをマスクとして前記第２領域（
８）・・・（８）内に中抜き形成のＮ＋型の第３領域（
１０）・・・（１０）を形成する工程と、前記第１ゲー
ト絶縁膜（６）およびゲート電極（７）・・・（７）上
に第２ゲート絶縁膜（１１）を形成する工程とがある。
（７〉・−（７）間に形成した膜（９）と前記ゲート電
極（７）・・・（７）とをマスクとして前記第２領域（
８）・・・（８）内に中抜き形成のＮ＋型の第３領域（
１０）・・・（１０）を形成する工程と、前記第１ゲー
ト絶縁膜（６）およびゲート電極（７）・・・（７）上
に第２ゲート絶縁膜（１１）を形成する工程とがある。
ここで先ず第１図Ｆの如くゲート電極（７）・・・（７
）間にホトレジスト膜〈９）を形成し、前工程で形成し
たゲート電極（７）・−（７）とこのホトレジスト膜（
９）をマスクとしてリンイオンヲ１２０ＫｅＶ、 １
。
）間にホトレジスト膜〈９）を形成し、前工程で形成し
たゲート電極（７）・−（７）とこのホトレジスト膜（
９）をマスクとしてリンイオンヲ１２０ＫｅＶ、 １
。
ＯＸ Ｉ Ｑ ”ｃｍ−”の条件で注入している。ただ
しイオン注入マスクとして作用すれば良いのでホトレジ
スト膜（９）以外でも良い、更に第１図Ｇの如くＣＶＤ
法で第２ゲート絶縁膜であるシリコン酸化膜（１１）を
約１２０００人の厚さに被覆する。
しイオン注入マスクとして作用すれば良いのでホトレジ
スト膜（９）以外でも良い、更に第１図Ｇの如くＣＶＤ
法で第２ゲート絶縁膜であるシリコン酸化膜（１１）を
約１２０００人の厚さに被覆する。
またこの後で所望の耐圧、エピタキシャル成長のために
前記半導体基板（１）をラッピング、ミラーポリッシュ
しても良い。
前記半導体基板（１）をラッピング、ミラーポリッシュ
しても良い。
更に第１図Ｈに示す如く前記半導体基板（１）の裏面に
Ｐ１型の第４領域（１２）をエピタキシャル成長する工
程がある。
Ｐ１型の第４領域（１２）をエピタキシャル成長する工
程がある。
本工程は本発明の特徴とする所であり、前記Ｎ′″型の
半導体基板（１）にＭ２Ｓ部（す）を形成した後でエピ
タキシャル成長する点にある。
半導体基板（１）にＭ２Ｓ部（す）を形成した後でエピ
タキシャル成長する点にある。
従来はＰ”型の基板（２１）上にＮ−型のエピタキシャ
ル層（２３）を形成し、このエピタキシャル層（２３）
内にＭ２Ｓ部を形成していたため、エピタキシャル層（
２３）の欠陥等の存在下で複雑なＭ２Ｓ部を形成するの
で更に欠陥等を誘発させていた。
ル層（２３）を形成し、このエピタキシャル層（２３）
内にＭ２Ｓ部を形成していたため、エピタキシャル層（
２３）の欠陥等の存在下で複雑なＭ２Ｓ部を形成するの
で更に欠陥等を誘発させていた。
本発明は安価で無欠陥なＮ−型の半導体基板（１）内に
先ずＭ２Ｓ部（Ｌ８）を作るので、重要な領域の欠陥等
の発生を防止できる。更にはこのＭ２Ｓ部（す）の動作
チェックをした後でエピタキシャル成長できる。従って
歩留りを向上しコストダウンが可能となる。
先ずＭ２Ｓ部（Ｌ８）を作るので、重要な領域の欠陥等
の発生を防止できる。更にはこのＭ２Ｓ部（す）の動作
チェックをした後でエピタキシャル成長できる。従って
歩留りを向上しコストダウンが可能となる。
またエピタキシャル層（１２）は例えばＣＶＤ法で行い
、低温での生成、高純度の膜、任意の組成のものを精度
良く均一にできる等の利点を有し、Ｍ２Ｓ部への影響を
与えることが少ない。
、低温での生成、高純度の膜、任意の組成のものを精度
良く均一にできる等の利点を有し、Ｍ２Ｓ部への影響を
与えることが少ない。
更にはプロセス温度が低い光ＣＶＤ法を用いると更に効
果は顕著となる０例えばランプ光やレーザ光を照射して
膜を形成すれば更に良好となる。
果は顕著となる０例えばランプ光やレーザ光を照射して
膜を形成すれば更に良好となる。
最後に第１図Ｉに示す如く、基板表面のソース領域およ
びゲート電極上の第２ゲート絶縁膜（１１）を蝕刻して
、夫々アルミニウムでフンタクトをとり、ソース電極（
１４）、ゲート電極（１５）を形成し、また裏面にはク
ロム−鋼−金糸のドレイン電極（１６）を形成している
。
びゲート電極上の第２ゲート絶縁膜（１１）を蝕刻して
、夫々アルミニウムでフンタクトをとり、ソース電極（
１４）、ゲート電極（１５）を形成し、また裏面にはク
ロム−鋼−金糸のドレイン電極（１６）を形成している
。
（ト）発明の詳細
な説明した如く、複雑なＭＯ８構造を形成した後で前記
第４領域（１２）を形成するために、ＭＯ８構造の動作
チェックをした後で第４領域（１２）を形成できるので
歩留りを向上でき工程の削減ができる。
第４領域（１２）を形成するために、ＭＯ８構造の動作
チェックをした後で第４領域（１２）を形成できるので
歩留りを向上でき工程の削減ができる。
更には無欠陥の高品質な半導体基板（１）内にＭ２Ｓ部
を作るので欠陥等の発生を防止できる。
を作るので欠陥等の発生を防止できる。
また前記第４領域（１２）をＭＯ８構造を形成するため
、最適な正孔の供給源として厚みと濃度を選定できる。
、最適な正孔の供給源として厚みと濃度を選定できる。
第１！りＡ乃至第１図Ｉは本発明の半導体装置の製造方
法を説明する断面図、第２図Ａ乃至第２図Ｅは従来の半
導体装置の製造方法を説明する断面図である。 （１）は半導体基板、 （２）は第１領域、 （３）は
シリコン酸化膜、（４）はホトレジスト膜、（５）はア
ニユラ層、 （６）は第１ゲート絶縁膜、 （７）はゲ
ート電極、 （８）は第２領域、（９）はホトレジスト
膜、 （１０）は第３領域、 （１１）は第２ゲート絶
縁膜、 （１２）は第４領域、 （す）はＭ２Ｓ部、
（１４） 、 （１５） 、 （１６）は電極である。
法を説明する断面図、第２図Ａ乃至第２図Ｅは従来の半
導体装置の製造方法を説明する断面図である。 （１）は半導体基板、 （２）は第１領域、 （３）は
シリコン酸化膜、（４）はホトレジスト膜、（５）はア
ニユラ層、 （６）は第１ゲート絶縁膜、 （７）はゲ
ート電極、 （８）は第２領域、（９）はホトレジスト
膜、 （１０）は第３領域、 （１１）は第２ゲート絶
縁膜、 （１２）は第４領域、 （す）はＭ２Ｓ部、
（１４） 、 （１５） 、 （１６）は電極である。
Claims (1)
- （１）一導電型の半導体基板を用意する工程と、この半
導体基板内に複数の逆導電型の第１領域を拡散形成する
工程と、前記半導体基板上に第１ゲート絶縁膜を形成し
前記第１領域間にゲート電極を形成する工程と、このゲ
ート電極をマスクとして逆導電型の第２領域を拡散形成
する工程と、前記ゲート電極間に形成した膜と前記ゲー
ト電極とをマスクとして前記第２領域内に中抜き形状の
一導電型の第３領域を形成する工程と、前記第１ゲート
絶縁膜およびゲート電極上に第２ゲート絶縁膜を形成す
る工程と、前記半導体基板の裏面に逆導電型の第４領域
をエピタキシャル成長する工程と、前記半導体基板の両
面に電極を形成する工程とを具備することを特徴とした
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62095557A JPH0783116B2 (ja) | 1987-04-17 | 1987-04-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62095557A JPH0783116B2 (ja) | 1987-04-17 | 1987-04-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63260176A true JPS63260176A (ja) | 1988-10-27 |
| JPH0783116B2 JPH0783116B2 (ja) | 1995-09-06 |
Family
ID=14140885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62095557A Expired - Lifetime JPH0783116B2 (ja) | 1987-04-17 | 1987-04-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783116B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03206623A (ja) * | 1990-01-09 | 1991-09-10 | Sanken Electric Co Ltd | 半導体領域及び電極の製造方法 |
| JPH04286163A (ja) * | 1991-03-14 | 1992-10-12 | Shin Etsu Handotai Co Ltd | 半導体基板の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61123184A (ja) * | 1984-11-20 | 1986-06-11 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
-
1987
- 1987-04-17 JP JP62095557A patent/JPH0783116B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61123184A (ja) * | 1984-11-20 | 1986-06-11 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03206623A (ja) * | 1990-01-09 | 1991-09-10 | Sanken Electric Co Ltd | 半導体領域及び電極の製造方法 |
| JP2573077B2 (ja) * | 1990-01-09 | 1997-01-16 | サンケン電気株式会社 | 半導体領域及び電極の製造方法 |
| JPH04286163A (ja) * | 1991-03-14 | 1992-10-12 | Shin Etsu Handotai Co Ltd | 半導体基板の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0783116B2 (ja) | 1995-09-06 |
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