JPS63260175A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63260175A JPS63260175A JP9555687A JP9555687A JPS63260175A JP S63260175 A JPS63260175 A JP S63260175A JP 9555687 A JP9555687 A JP 9555687A JP 9555687 A JP9555687 A JP 9555687A JP S63260175 A JPS63260175 A JP S63260175A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、電力スイッチング素子として用いられる導電
変調型の半導体装置の製造方法に関するものである。
変調型の半導体装置の製造方法に関するものである。
（ロ）従来の技術
近年、電力用スイッチング素子としてパワーＭＯ８ＦＥ
Ｔが市販化されているが、これに変わって導電変調型の
半導体装置が提案されている。
Ｔが市販化されているが、これに変わって導電変調型の
半導体装置が提案されている。
これは、’Ｍ ＯＳ Ｆ Ｅ Ｔに比較すると、１００
０（Ｖ）を超えるような高電圧にすることが可能であり
、かつ電流密度を高くして用いてもオン電圧（Ｖ、）は
ＭＯＳＦＥＴの釣元と低く、スイッチング時間が数μｓ
ｅｃと高速である等の利点を有しているため、今後高周
波駆動の電力素子として注目きれている。
０（Ｖ）を超えるような高電圧にすることが可能であり
、かつ電流密度を高くして用いてもオン電圧（Ｖ、）は
ＭＯＳＦＥＴの釣元と低く、スイッチング時間が数μｓ
ｅｃと高速である等の利点を有しているため、今後高周
波駆動の電力素子として注目きれている。
前述の事柄を詳述しているものとしては第２図Ａ乃至第
２図Ｅの如く特開昭６１−４３４７４号公報がある。
２図Ｅの如く特開昭６１−４３４７４号公報がある。
先ず第２図Ａの如くＰ＋型のシリコン半導体基板（２１
）を用意する工程と、 次にこの半導体基板（２１）の−主面にＮ９型の第１工
ピタキシヤル層（２２）を５μｍ厚に形成する工程と、 次に第２図Ｂの如くこのエピタキシャル層（２２）上に
Ｎ−型の第２エピタキシャル層（２３）を４０μｍ厚に
形成する工程と、 次にとのＮ−型の第２エピタキシャル層（２３）内にＰ
０型の第１領域（２４）を拡散する工程と、次に第２図
Ｃの如くこの第１領域（２４）表面にＮ１型の第２領域
（２５）を形成する工程と、更に第２図りの如くこの第
２領域（２５）の一部と重畳するようにゲート絶縁膜（
２６）を介してポリシリコンより成るゲート電極（２７
）を形成する工程と、 最後に第２図Ｅの如くソース電極（２８）およびドレイ
ン電極（２９）を形成する工程とにより作成している。
）を用意する工程と、 次にこの半導体基板（２１）の−主面にＮ９型の第１工
ピタキシヤル層（２２）を５μｍ厚に形成する工程と、 次に第２図Ｂの如くこのエピタキシャル層（２２）上に
Ｎ−型の第２エピタキシャル層（２３）を４０μｍ厚に
形成する工程と、 次にとのＮ−型の第２エピタキシャル層（２３）内にＰ
０型の第１領域（２４）を拡散する工程と、次に第２図
Ｃの如くこの第１領域（２４）表面にＮ１型の第２領域
（２５）を形成する工程と、更に第２図りの如くこの第
２領域（２５）の一部と重畳するようにゲート絶縁膜（
２６）を介してポリシリコンより成るゲート電極（２７
）を形成する工程と、 最後に第２図Ｅの如くソース電極（２８）およびドレイ
ン電極（２９）を形成する工程とにより作成している。
（ハ）発明が解決しようとする問題点
例えば高耐圧の時は第２エピタキシャル層（２３）を４
０μｍと厚く形成する必要があるので工程数、形成時間
およびコストがかかり、またエピタキシャル層（２３）
自身にも欠陥や歪みが発生しやすい、更にほこのエピタ
キシャル層＜２３）内にＭＯ３構造を作込むため一層欠
陥や歪みが発生しやすい。
０μｍと厚く形成する必要があるので工程数、形成時間
およびコストがかかり、またエピタキシャル層（２３）
自身にも欠陥や歪みが発生しやすい、更にほこのエピタ
キシャル層＜２３）内にＭＯ３構造を作込むため一層欠
陥や歪みが発生しやすい。
（ニ）問題点を解決するための手段
本発明は上述の問題点に鑑みてなされ、一導電型の半導
体基板（１）を用意する工程と、この半導体基板（１）
の表面および裏面に夫々複数の逆導電型の第１領域およ
び第２領域（２）・・・（２） 、 （３）を同時拡散
形成する工程と、前記半導体基板（１）上に第１ゲート
絶縁膜（７〉を形成し第１領域（２）・・・（２）間に
ゲート電極（８）・・・（８）を形成する工程と、この
ゲート電極（８）・・・（８）をマスクとして逆導電型
の第３領域（９）・・・（９）を拡散形成する工程と、
前記ゲート電極（８）・・・（８）間に形成した膜（１
０）と前記ゲート電極（８）とをマスクとして前記第３
領域（９）・・・（９〉内に中抜き形状の一導電型の第
４領域（１１）・・・（１１）を形成する工程と、前記
第１ゲート絶縁膜（７）およびゲート電極（８）・・・
（８）上に第２ゲート絶縁膜（１２）を形成する工程と
、前記半導体基板（１）の両面に電極（１３） 、 （
１４） 、 （１５）を形成する工程とを具備すること
で解決するものである。
体基板（１）を用意する工程と、この半導体基板（１）
の表面および裏面に夫々複数の逆導電型の第１領域およ
び第２領域（２）・・・（２） 、 （３）を同時拡散
形成する工程と、前記半導体基板（１）上に第１ゲート
絶縁膜（７〉を形成し第１領域（２）・・・（２）間に
ゲート電極（８）・・・（８）を形成する工程と、この
ゲート電極（８）・・・（８）をマスクとして逆導電型
の第３領域（９）・・・（９）を拡散形成する工程と、
前記ゲート電極（８）・・・（８）間に形成した膜（１
０）と前記ゲート電極（８）とをマスクとして前記第３
領域（９）・・・（９〉内に中抜き形状の一導電型の第
４領域（１１）・・・（１１）を形成する工程と、前記
第１ゲート絶縁膜（７）およびゲート電極（８）・・・
（８）上に第２ゲート絶縁膜（１２）を形成する工程と
、前記半導体基板（１）の両面に電極（１３） 、 （
１４） 、 （１５）を形成する工程とを具備すること
で解決するものである。
（＊）作用
前述の如く、従来の構造のＮ−型のエピタキシャル領域
（２３）を単結晶基板で代用し、この単結晶基板（１）
の中にＭＯ５構造を作込むので欠陥や歪み等の発生を切
土できる。
（２３）を単結晶基板で代用し、この単結晶基板（１）
の中にＭＯ５構造を作込むので欠陥や歪み等の発生を切
土できる。
また従来の構造のＰ０型の基板（２１）を前記単結晶基
板（１）の裏面（第２領域（３）と対応する。）に拡散
によって作込むことで代用し、第１領域（２）・・・（
２）を形成する工程に於いて同時にこの第２領域（３）
を形成できるので工程を簡略化できる。
板（１）の裏面（第２領域（３）と対応する。）に拡散
によって作込むことで代用し、第１領域（２）・・・（
２）を形成する工程に於いて同時にこの第２領域（３）
を形成できるので工程を簡略化できる。
（へ）実施例
以下に本発明の半導体装置の製造方法を第１図Ａ乃至第
１図Ｈを参照して説明する。
１図Ｈを参照して説明する。
先ず第１図Ａおよび第１図Ｂに示す如ぐミＮ−型の半導
体基板（１）を用意する工程と、この半導体基板（１）
の表面および裏面に夫々複数のＰＩ型の第１領域（２）
・・・（２）および第２領域（３）を拡散する工程とが
ある。
体基板（１）を用意する工程と、この半導体基板（１）
の表面および裏面に夫々複数のＰＩ型の第１領域（２）
・・・（２）および第２領域（３）を拡散する工程とが
ある。
ここでは第１図Ａの如く半導体基板（１）の表面を約１
１００°Ｃで熱酸化し約６０００人の膜厚のシリコン酸
化膜（４）を形成し、その後パターン化されたホトレジ
スト膜（５）を使った蝕刻法によりシリコン酸化膜（４
）を開孔する。そしてこのシリコン酸化膜（４）をマス
クとして開孔部を介してボロンを熱拡散しＰ１型の第１
領域（２）・・・（２）を形成する。更にこの熱拡散工
程において同時に半導体基板（１）の裏面にもＰ“型の
第２領域（３）を熱拡散する。
１００°Ｃで熱酸化し約６０００人の膜厚のシリコン酸
化膜（４）を形成し、その後パターン化されたホトレジ
スト膜（５）を使った蝕刻法によりシリコン酸化膜（４
）を開孔する。そしてこのシリコン酸化膜（４）をマス
クとして開孔部を介してボロンを熱拡散しＰ１型の第１
領域（２）・・・（２）を形成する。更にこの熱拡散工
程において同時に半導体基板（１）の裏面にもＰ“型の
第２領域（３）を熱拡散する。
また第１図Ｂと第１図Ｃとの工程においてアニユラ層（
６）を形成している。
６）を形成している。
本工程は本発明の特徴とする所であり、前記第１領域（
２）・・・（２）と第２領域（３）を同時に拡散するこ
とにある。従来の如く、Ｐ０型の半導体基板（２１）の
上にエピタキシャル層（２２） 、 （２３）を積層す
るのと違い、本来無欠陥、無歪みのＮ−型の単結晶基板
（１）の表面に第１領域（２）・・―（２）を拡散する
際に、裏面にも拡散して第２領域（３）を形成している
ので、簡単なプロセスとなり、後工程のＭＯ３構造形成
時にも欠陥や歪みの発生を防止できる。
２）・・・（２）と第２領域（３）を同時に拡散するこ
とにある。従来の如く、Ｐ０型の半導体基板（２１）の
上にエピタキシャル層（２２） 、 （２３）を積層す
るのと違い、本来無欠陥、無歪みのＮ−型の単結晶基板
（１）の表面に第１領域（２）・・―（２）を拡散する
際に、裏面にも拡散して第２領域（３）を形成している
ので、簡単なプロセスとなり、後工程のＭＯ３構造形成
時にも欠陥や歪みの発生を防止できる。
次に第１図Ｃ乃至第１図Ｅに示す如く、前記半導体基板
（１）上に第１ゲート絶縁膜（７）を形成し第１領域（
２）・・・（２）間にゲート電極（８）・・・（８）を
形成する工程と、このゲート電極（８）・・・（８）を
マスクとしてＰ型の第３領域（９）を拡散形成する工程
とがある。
（１）上に第１ゲート絶縁膜（７）を形成し第１領域（
２）・・・（２）間にゲート電極（８）・・・（８）を
形成する工程と、このゲート電極（８）・・・（８）を
マスクとしてＰ型の第３領域（９）を拡散形成する工程
とがある。
ここで第１図Ｃに示す如く、一旦動作部のシリコン酸化
膜（４）を除去し、第１図りの如く第１ゲート絶縁膜（
７）を約１０００人の厚さで形成し更にゲート電極（８
）・・・（８）を形成する。このゲート電極（８）・・
・（８）は約５０００人のノン・ドープの多結晶シリコ
ンより成り、リンイオンをｐｏｃｌ、により拡散し、所
望形状に蝕刻されている。その後このゲート電極（８）
・・・（８）をマスクとしてボロンイオンを８０ＫｅＶ
、 ５．５ Ｘ １０ ”ｃｍ−’の条件で注入、約
１２００°ＣのアニールをすることでＰ型の第３領域（
９）・・・（９）を形成している。
膜（４）を除去し、第１図りの如く第１ゲート絶縁膜（
７）を約１０００人の厚さで形成し更にゲート電極（８
）・・・（８）を形成する。このゲート電極（８）・・
・（８）は約５０００人のノン・ドープの多結晶シリコ
ンより成り、リンイオンをｐｏｃｌ、により拡散し、所
望形状に蝕刻されている。その後このゲート電極（８）
・・・（８）をマスクとしてボロンイオンを８０ＫｅＶ
、 ５．５ Ｘ １０ ”ｃｍ−’の条件で注入、約
１２００°ＣのアニールをすることでＰ型の第３領域（
９）・・・（９）を形成している。
更に第１図Ｆおよび第１図Ｇに示す如く前記ゲート電極
（８）・・・（８）間に形成した膜（１０）と前記ゲー
ト電極（８）・・・（８）とをマスクとして前記第３領
域（９）・・・（９）内に中抜き形成のＮ＋型の第４領
域（１１）・・・（１１）を形成する工程と、前記第１
ゲート絶縁膜（７）およびゲート電極（８）・・・（８
）上に第２ゲート絶縁膜（１２）を形成する工程とがあ
る。
（８）・・・（８）間に形成した膜（１０）と前記ゲー
ト電極（８）・・・（８）とをマスクとして前記第３領
域（９）・・・（９）内に中抜き形成のＮ＋型の第４領
域（１１）・・・（１１）を形成する工程と、前記第１
ゲート絶縁膜（７）およびゲート電極（８）・・・（８
）上に第２ゲート絶縁膜（１２）を形成する工程とがあ
る。
ここで先ず第１図Ｆの如くゲート電極（８）・−（８）
間にレジスト膜（１０）を形成し、前工程で形成したゲ
ート電極（８）・・・（８）とこのレジスト膜（１０）
をマスクとしてリンイオンを１２０ＫｅＶ、 １．Ｏ
Ｘｌ ０”ｃｍ−”の条件で注入している。ただしイオ
ン注入マスクとして作用すれば良いのでレジスト膜（１
０）以外でも良い。更に第１図Ｇの如＜ＣＶＤ法で第２
ゲート絶縁膜であるシリコン酸化膜（１２）を約１２０
００人の厚さに被覆する。
間にレジスト膜（１０）を形成し、前工程で形成したゲ
ート電極（８）・・・（８）とこのレジスト膜（１０）
をマスクとしてリンイオンを１２０ＫｅＶ、 １．Ｏ
Ｘｌ ０”ｃｍ−”の条件で注入している。ただしイオ
ン注入マスクとして作用すれば良いのでレジスト膜（１
０）以外でも良い。更に第１図Ｇの如＜ＣＶＤ法で第２
ゲート絶縁膜であるシリコン酸化膜（１２）を約１２０
００人の厚さに被覆する。
最後に第１図Ｈに示す如く、基板表面のソース領域（９
） 、 （１１）およびゲート電極（８）上の第２ゲー
ト絶縁膜（１２）を蝕刻して、夫々アルミニウムでフン
タクトをとり、夫々ソース電極（１３）、ゲート電極（
１４）を形成し、また裏面にはクロム−銅−金糸のドレ
イン電極（１５）を形成している。
） 、 （１１）およびゲート電極（８）上の第２ゲー
ト絶縁膜（１２）を蝕刻して、夫々アルミニウムでフン
タクトをとり、夫々ソース電極（１３）、ゲート電極（
１４）を形成し、また裏面にはクロム−銅−金糸のドレ
イン電極（１５）を形成している。
（ト）発明の詳細
な説明した如く、Ｎ−型の半導体基板（１）の表面およ
び裏面に夫々第１領域（２）・・・（２）および第２領
域（３）を同時に拡散形成するの°で工程を簡略化でき
る。
び裏面に夫々第１領域（２）・・・（２）および第２領
域（３）を同時に拡散形成するの°で工程を簡略化でき
る。
更にはエピタキシャル層でなく安価な単結晶の半導体基
板を前記Ｎ−型の半導体基板（１）に使用するため欠陥
や歪みの発生を防止できる。
板を前記Ｎ−型の半導体基板（１）に使用するため欠陥
や歪みの発生を防止できる。
従って歩留りを向上し、コストの安価な半導体装置を製
造できる。
造できる。
第１図Ａ乃至第１図Ｈは本発明の半導体装置の製造方法
を説明する断面図、第２図Ａ乃至第２図Ｅは従来の半導
体装置の製造方法を説明する断面図である。 （１）は半導体基板、 （２）は第１領域、 （３）は
第２領域、 （４）はシリコン酸化膜、（５）はホトレ
ジスト膜、（６）はアニユラ層、 （７）は第１ゲート
絶縁膜、 （８）゛はゲート電極、 （９）は第３領域
、 （１０〉はホトレジスト膜、（１１）は第４領域、
（１２）は第２絶縁膜、 （１３） 、 （１４）
、 （１５）は電極である。
を説明する断面図、第２図Ａ乃至第２図Ｅは従来の半導
体装置の製造方法を説明する断面図である。 （１）は半導体基板、 （２）は第１領域、 （３）は
第２領域、 （４）はシリコン酸化膜、（５）はホトレ
ジスト膜、（６）はアニユラ層、 （７）は第１ゲート
絶縁膜、 （８）゛はゲート電極、 （９）は第３領域
、 （１０〉はホトレジスト膜、（１１）は第４領域、
（１２）は第２絶縁膜、 （１３） 、 （１４）
、 （１５）は電極である。
Claims (1)
- （１）一導電型の半導体基板を用意する工程と、この半
導体基板の表面および裏面に夫々複数の逆導電型の第１
領域および第２領域を同時に拡散形成する工程と、前記
半導体基板上に第１ゲート絶縁膜を形成し第１領域間に
ゲート電極を形成する工程と、このゲート電極をマスク
として逆導電型の第３領域を拡散形成する工程と、前記
ゲート電極間に形成した膜と前記ゲート電極とをマスク
として前記第３領域内に中抜き形状の一導電型の第４領
域を形成する工程と、前記第１ゲート絶縁膜およびゲー
ト電極上に第２ゲート絶縁膜を形成する工程と、前記半
導体基板の両面に電極を形成する工程とを具備すること
を特徴とした半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9555687A JPS63260175A (ja) | 1987-04-17 | 1987-04-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9555687A JPS63260175A (ja) | 1987-04-17 | 1987-04-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63260175A true JPS63260175A (ja) | 1988-10-27 |
Family
ID=14140855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9555687A Pending JPS63260175A (ja) | 1987-04-17 | 1987-04-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63260175A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06232408A (ja) * | 1993-02-01 | 1994-08-19 | Nec Corp | 絶縁ゲート電界効果トランジスタの製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5440576A (en) * | 1977-09-07 | 1979-03-30 | Hitachi Ltd | Manufacture of semiconductor element |
| JPS5563672A (en) * | 1978-11-06 | 1980-05-13 | Tsukuda Co Ltd | Simple*wireless control toy |
| JPS6115370A (ja) * | 1984-06-30 | 1986-01-23 | Toshiba Corp | 半導体装置 |
-
1987
- 1987-04-17 JP JP9555687A patent/JPS63260175A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5440576A (en) * | 1977-09-07 | 1979-03-30 | Hitachi Ltd | Manufacture of semiconductor element |
| JPS5563672A (en) * | 1978-11-06 | 1980-05-13 | Tsukuda Co Ltd | Simple*wireless control toy |
| JPS6115370A (ja) * | 1984-06-30 | 1986-01-23 | Toshiba Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06232408A (ja) * | 1993-02-01 | 1994-08-19 | Nec Corp | 絶縁ゲート電界効果トランジスタの製造方法 |
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