KR100317606B1 - 쇼트키 베리어 다이오드 제조방법 - Google Patents
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Abstract
누설전류 발생으로 인해 야기되는 소자의 전기적인 특성 저하를 막을 수 있도록 한 쇼트키 베리어 다이오드 제조방법이 제공된다. 이를 구현하기 위하여 본 발명에서는, 실리콘 기판 상에 CVD법으로 제 1 산화막을 형성하는 단계와; 상기 제 1 산화막 상에 질화막을 형성하는 단계와; 가드링이 형성되어질 부분의 상기 기판 표면이 노출되도록 상기 질화막과 상기 제 1 산화막을 순차적으로 식각하는 단계와; 상기 기판의 표면 노출부에만 선택적으로 제 2 산화막을 형성하는 단계와; 상기 결과물 상으로 상기 기판과 반대 타입의 고농도 불순물을 이온주입하고, 이를 확산시켜 상기 기판 내의 표면쪽에 가드링을 형성하는 단계와; 상기 가드링의 표면 일부를 포함한 그 사이의 상기 기판 표면이 노출되도록 상기 질화막과 상기 CVD 산화막을 순차적으로 식각하여, 정션부로 사용되어질 부분을 정의하는 단계; 및 상기 정션부를 포함한 상기 질화막 상의 소정 부분에 장벽금속막을 개재하여 전극용 금속막을 형성하는 단계로 이루어진 쇼트키 베리어 다이오드 제조방법이 제공된다. 그 결과, 실리콘 기판 표면쪽에 기 형성되어 있던 결함들(예컨대, 댕그링 본드나 디스로케이션, 파티클 등과 같은 형태의 결함)이 산화막과 함께 성장되는 것을 막을 수 있게 되므로 누설전류원을 없앨 수 있게 되어 소자 구동시 전기적인 특성 향상을 이룰 수 있게 된다.
Description
본 발명은 쇼트키 베리어 다이오드(Schottky Barrier Diode) 제조방법에 관한 것으로, 보다 상세하게는 산화막과 실리콘 기판의 접합면에서 발생되는 디펙(defect) 발생을 막아 누설전류로 인해 야기되는 소자의 전기적인 특성 저하를 막을 수 있도록 한 쇼트키 베리어 다이오드에 관한 것이다.
쇼트키 베리어 다이오드는 일반적인 PN 다이오드와는 달리 실리콘의 PN 접합을 이용하지 않고 실리콘-금속 간의 쇼트키 접합을 이용하는 반도체 소자로서, 다수 캐리어에 의한 동작 특성을 가지므로 빠른 스위칭 특성을 나타내고, 실리콘-금속 간의 쇼트키 접합을 이용한 터널링 방식으로 소자 구동이 이루어지므로 PN 다이오드에 비해 상당히 낮은 온 상태의 전압강하 특성을 얻을 수 있다는 특징을 갖는다. 따라서, 상기 소자의 경우는 주로 저 손실 특성이 요구되는 응용분야 즉, 통신 분야의 핵심 소자로 많이 응용되고 있으며, 현재는 시스템의 소형화, 저손실화 추세의 맞추어 순방향 전압 특성을 더욱더 낮추는 방향으로 소자 개발이 이루어지고 있다.
도 1a 내지 도 1f에는 이러한 특징을 갖는 종래의 일반적인 쇼트키 베리어 다이오드 제조방법을 도시한 공정수순도가 제시되어 있다. 이를 참조하여 그 제조방법을 제 6 단계로 구분하여 간략하게 살펴보면 다음과 같다.
제 1 단계로서, 도 1a에 도시된 바와 같이 고농도 N형 영역(10a) 상에 저농도 N형 에피 영역(10b)이 형성되어 있는 구조의 실리콘 기판(12) 상에 열산화공정을 이용하여 제 1 산화막(14)을 형성한다.
제 2 단계로서, 도 1b에 도시된 바와 같이 가드링(guard ring)이 형성될 부분의 N형 에피 영역(10b) 표면이 노출되도록 상기 산화막(14)을 소정 부분 선택식각한다.
제 3 단계로서, 도 1c에 도시된 바와 같이 에피 영역(10b)의 표면 노출부에 제 1 산화막(14)보다 얇은 두께의 제 2 산화막(16)을 형성하고, 상기 결과물 상으로 고농도 P형 불순물인 보론을 이온주입한다. 이때, 보론은 제 2 산화막(16) 하단의 에피 영역(10b) 표면쪽에만 선택적으로 주입한다.
제 4 단계로서, 도 1d에 도시된 바와 같이 확산 공정을 실시하여 보론이 주입되어진 부분의 에피 영역(10b) 내에 가드링(18)을 형성한다.
제 5 단계로서, 도 1e에 도시된 바와 같이 실리콘과 금속이 접합되어질 정션부를 정의하기 위하여 가드링(18)의 표면 일부와 그 사이의 에피 영역(10b) 표면이 노출되도록 제 1 산화막(14)과 제 2 산화막(16)을 소정 부분 선택식각한다.
제 6 단계로서, 도 1f에 도시된 바와 같이 상기 결과물 전면에 장벽금속막
(20)을 형성하고, 그 위에 전극용 금속막(22)을 형성한 다음, 가드링(18) 바깥쪽의 제 1 산화막(14) 표면이 소정 부분 노출되도록 이들을 순차적으로 선택식각하여, 실리콘과 금속막이 정션부에서 접합을 이루도록 만들어 주므로써, 본 공정 진행을 완료한다.
그 결과, 도 1f에서 알 수 있듯이 고농도 N형 영역(10a) 상에 저농도 N형 에피 영역(10b)이 형성되어진 구조를 갖는 실리콘 기판(12)의 상기 에피 영역(12) 내의 표면쪽에는 P+형의 가드링(18)이 형성되고, 상기 결과물 상에는 가드링(18)의 표면 일부를 포함한 그 사이의 에피층(12) 표면(일명, 정션부라 한다)이 노출되도록 산화막(14),(16)이 형성되며, 상기 정션부를 포함한 상기 산화막 상의 소정 부분에는 장벽금속막(20)을 사이에 두고 전극용 금속막(22)이 형성되어 있는 구조의 쇼트키 베리어 다이오드가 완성된다.
그러나, 이러한 일련의 공정 수순에 의거하여 쇼트키 베리어 다이오드를 제조할 경우에는 공정 진행 과정에서 다음과 같은 문제가 발생된다.
제 1 산화막(14)을 형성하기 위한 열산화 공정 진행시에는 통상 1000℃ 이상의 고온이 요구되므로, 산화막 형성시에는 성장시키고자 하는 산화막 외에 실리콘 기판(12) 표면에 기 형성되어 있던 결함(예컨대, 댕그링 본드(dangling bond), 실리콘 원자의 디스로케이션(dislocation), 파티클 등)들도 함께 성장되어져 이것이 실리콘 기판(12)과 산화막(14)의 접합면에서 디펙(defect)으로 작용되는 불량이 발생하게 된다. 여기서, 댕그링 본드란 실리콘 결정 성장시 통상적으로는 실리콘 원자와 실리콘 원자가 서로 공유 결합되는 방식으로 결정 성장이 이루어져야 하는데, 이러한 방식으로 결합이 이루어지지 않고 그 표면쪽에서 공유 결합 사이트(site)가 그대로 남아있게 되는 형태의 결함이 발생된 것을 나타낸다. 이러한 불량이 발생될 경우 소자 구동시 이것이 누설전류원으로 작용하게 되어 소자의 전기적인 특성을 저하시키는 현상을 야기시키게 되므로, 현재 이에 대한 개선책이 시급하게 요구되고 있다.
이에 본 발명의 목적은, 쇼트키 베리어 다이오드 제조시 실리콘 기판 상에 형성되는 제 1 산화막을 고온 열산화 공정 대신에 저온 CVD법을 이용하여 형성해 주므로써, 실리콘 기판 표면쪽에 기 형성되어 있던 결함들이 산화막 형성중에 함께 성장되는 것을 막을 수 있도록 하여 누설전류원을 없앨 수 있도록 하고, 소자의 전기적인 특성 또한 향상시킬 수 있도록 한 쇼트키 베리어 다이오드 제조방법을 제공함에 있다.
도 1a 내지 도 1f는 종래의 쇼트키 베리어 다이오드 제조방법을 도시한 공정수순도,
도 2a 내지 도 2f는 본 발명에 의한 쇼트키 베리어 다이오드 제조방법을 도시한 공정수순도이다.
상기 목적을 달성하기 위하여 본 발명에서는, 실리콘 기판 상에 CVD법으로 제 1 산화막을 형성하는 단계와; 상기 제 1 산화막 상에 질화막을 형성하는 단계와; 가드링이 형성되어질 부분의 상기 기판 표면이 노출되도록 상기 질화막과 상기 제 1 산화막을 순차적으로 식각하는 단계와; 상기 기판의 표면 노출부에만 선택적으로 제 2 산화막을 형성하는 단계와; 상기 결과물 상으로 상기 기판과 반대 타입의 고농도 불순물을 이온주입하고, 이를 확산시켜 상기 기판 내의 표면쪽에 가드링을 형성하는 단계와; 상기 가드링의 표면 일부를 포함한 그 사이의 상기 기판 표면이 노출되도록 상기 질화막과 상기 CVD 산화막을 순차적으로 식각하여, 정션부로 사용되어질 부분을 정의하는 단계; 및 상기 정션부를 포함한 상기 질화막 상의 소정 부분에 장벽금속막을 개재하여 전극용 금속막을 형성하는 단계로 이루어진 쇼트키 베리어 다이오드 제조방법이 제공된다.
상기 공정을 적용하여 쇼트키 베리어 다이오드를 제조할 경우, 제 1 산화막이 고온 열산화 공정이 아닌 CVD법에 의해 형성되므로, 제 1 산화막 형성 과정에서 기판 표면쪽에 기 형성되어 있던 결함들이 함께 성장되는 것을 막을 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 2a 내지 도 2f는 본 발명에서 제안된 쇼트키 베리어 다이오드 제조방법을 도시한 공정수순도를 나타낸 것으로, 이를 참조하여 그 제조방법을 제 6 단계로 구분하여 구체적으로 살펴보면 다음과 같다.
제 1 단계로서, 도 2a에 도시된 바와 같이 0.003Ωcm의 저항율을 갖는 N형 영역(100a) 위에 1.0Ωcm의 저항율을 갖는 N형 에피 영역(100b)을 5㎛의 두께로 형성하여, 고농도 N형 영역(100a)위에 저농도 N형 에피 영역(100b)이 형성되어 있는 구조의 실리콘 기판(102)을 형성한 후, 그 위에 CVD법으로 제 1 산화막(104)을 형성하고, 상기 제 1 산화막(104) 상에 질화막(106)을 형성한다. 이때, 제 1 산화막(104)은 7000 ~ 8000Å의 두께로 형성되고, 질화막(106)은 1400 ~ 1600Å의 두께로 형성된다. 이와 같이 제 1 산화막(104) 상에 별도의 질화막(106)을 더 형성해 준 것을 절연 특성을 강화시키기 위함이다.
제 2 단계로서, 도 2b에 도시된 바와 같이 가드링이 형성될 부분의 에피 영역(100b) 표면이 노출되도록 질화막(106)과 산화막(104)을 순차적으로 식각한다. 제 3 단계로서, 도 2c에 도시된 바와 같이 에피 영역(100b)의 표면 노출부에 500 ~ 1000Å 두께의 제 2 산화막(108)을 형성하고, 상기 결과물 상으로 고농도 P형 불순물인 보론을 도즈량이 1x1014ions/cm2이고, 가속전압이 50KeV인 조건으로 이온주입한다. 이때, 보론은 제 2 산화막(108) 하단의 에피 영역(100b) 표면쪽에만 선택적으로 주입한다.
제 4 단계로서, 도 2d에 도시된 바와 같이 확산 공정을 실시하여 보론이 주입되어진 부분의 에피 영역(100b) 내에 접합 깊이가 약 1.5㎛인 가드링(110)을 형성한다.
제 5 단계로서, 도 2e에 도시된 바와 같이 실리콘과 금속이 접합되어질 정션부를 정의하기 위하여 가드링(110)의 표면 일부를 포함한 그 사이의 에피 영역(100b) 표면이 노출되도록 질화막(106)과 제 1 및 제 2 산화막(104),(108)을 소정 부분 선택식각한다.
제 6 단계로서, 도 2f에 도시된 바와 같이 상기 결과물 전면에 Mo 재질의 장벽금속막(112)을 형성하고, 그 위에 Al 재질의 전극용 금속막(114)을 형성한 다음, 가드링(110) 바깥쪽의 질화막(106) 표면이 소정 부분 노출되도록 이들을 순차적으로 선택식각하여, 실리콘과 금속막이 정션부에서 접합을 이루도록 만들어 주므로써, 본 공정 진행을 완료한다.
이 경우, 가드링(110) 외곽쪽의 기판(102) 상에 단층의 열산화막 대신에 CVD법에 의해 제조된 제 1 산화막(104)과 질화막(106)이 놓여져 있다는 점을 제외하고는 기본 구조를 종래와 동일하게 가져가고 있으므로, 여기서는 구조와 관련된 구체적인 언급은 피한다.
이와 같이 공정을 진행할 경우, 제 1 산화막(104)이 고온 열산화 공정이 아닌 저온(예컨대, 600 ~ 700℃)의 막질 증착 공정 즉, CVD법에 의해 형성되므로, 제 1 산화막이 실리콘 기판의 일부를 잠식해가면서 산소와 결합하여 성장되는 것이 아니라 단순 증착에 의해 형성되게 된다. 따라서, 기판(102) 표면쪽에 댕그링 본드나 디스로케이션, 파티클 등과 같은 형태의 결함이 기 형성되어져 있더라도 이것이 제 1 산화막 형성 과정에서 함께 성장되는 현상은 발생하지 않게 된다. 그 결과, 제 1 산화막(104)과 실리콘 기판(102) 간의 접합면에서 발생되던 결함 성장을 막을 수 있게 되므로, 누설전류 발생원을 없앨 수 있게 될 뿐 아니라 소자의 전기적인 특성또한 향상시킬 수 있게 되는 것이다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 쇼트키 베리어 다이오드 제조시 실리콘 기판과 직접 접촉되는 산화막을 고온 열산화 공정 대신에 저온 CVD법을 이용하여 형성해 주므로써, 실리콘 기판 표면쪽에 기 형성되어 있던 결함들이 산화막과 함께 성장되는 것을 막을 수 있게 되므로 누설전류원을 없앨 수 있게 되어 소자 구동시 전기적인 특성 향상을 이룰 수 있게 된다.
Claims (4)
- 실리콘 기판 상에 CVD법으로 제 1 산화막을 형성하는 단계와;상기 제 1 산화막 상에 질화막을 형성하는 단계와;가드링이 형성되어질 부분의 상기 기판 표면이 노출되도록 상기 질화막과 상기 제 1 산화막을 순차적으로 식각하는 단계와;상기 기판의 표면 노출부에만 선택적으로 제 2 산화막을 형성하는 단계와;상기 결과물 상으로 상기 기판과 반대 타입의 고농도 불순물을 이온주입하고, 이를 확산시켜 상기 기판 내의 표면쪽에 가드링을 형성하는 단계와;상기 가드링의 표면 일부를 포함한 그 사이의 상기 기판 표면이 노출되도록 상기 질화막과 상기 CVD 산화막을 순차적으로 식각하여, 정션부로 사용되어질 부분을 정의하는 단계; 및상기 정션부를 포함한 상기 질화막 상의 소정 부분에 장벽금속막을 개재하여 전극용 금속막을 형성하는 단계로 이루어진 것을 특징으로 하는 쇼트키 베리어 다이오드 제조방법.
- 제 1항에 있어서, 상기 제 1 산화막은 7000 ~ 8000Å의 두께를 가지도록 형성하는 것을 특징으로 하는 쇼트키 베리어 다이오드 제조방법.
- 1항에 있어서, 상기 질화막은 1400 ~ 1600Å의 두께를 가지도록 형성하는 것을 특징으로 하는 쇼트키 베리어 다이오드 제조방법.
- 제 1항에 있어서, 상기 실리콘 기판으로는 고농도 N형 영역 상에 저농도 N형 에피 영역이 성장된 것이 사용되는 것을 특징으로 하는 쇼트키 베리어 다이오드 제조방법.
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