JPS58108772A - トランジスタの製造方法 - Google Patents

トランジスタの製造方法

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Publication number
JPS58108772A
JPS58108772A JP20741781A JP20741781A JPS58108772A JP S58108772 A JPS58108772 A JP S58108772A JP 20741781 A JP20741781 A JP 20741781A JP 20741781 A JP20741781 A JP 20741781A JP S58108772 A JPS58108772 A JP S58108772A
Authority
JP
Japan
Prior art keywords
layer
poly
diffused
wafer
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP20741781A
Other languages
English (en)
Inventor
Kenji Hideshima
秀島 研二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP20741781A priority Critical patent/JPS58108772A/ja
Publication of JPS58108772A publication Critical patent/JPS58108772A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821Collector regions of bipolar transistors

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Bipolar Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、特にパワートランジスタの製造方法に関する
ものである。
パワートランジスタのウェハー基板として現在エピタキ
シャルウェハーと三重拡散ウェハーが使用されている。
すなわち、パワートランジスタは大きなパワーを消費す
るため、少しでもパワーロスを少なくするためにウェハ
ー基板には高濃度層が厚く形成され、シリーズ抵抗分を
少しでも少なくすることが試みられている。
ところが、現状の技術に於いては、種々の問題が出て米
ている。すなわち、エピタキシャルウェハーに対しては
、高濃度のエピタキシャル基板により低濃度のエピタキ
シャル層を厚く形成することは、非常にむずかしい。従
ってエピタキシャルウェハーにては、高耐圧のパワート
ランジスタを製造することができない。
又、三重拡散ウェハーに於いては、ウェハーの大口径化
が進むにつれてウェハー噴板い上の問題で必然的にウェ
ハーを厚くすることになる。三重拡散ウェハーの場合、
ウェハーに両面から高濃度層を深く拡散し、いずれか片
方の面を研磨するのであるが、ウェハーが厚くなると両
面から拡散する高濃度層は非常に深く拡散せねばならな
くなる。深く拡散することは、拡散に長い時間を費やす
ことであり、又長い拡散でウエノ1−の結晶性に欠陥を
生じることもあり、大きな欠点となっている。
本発明の目的は、かかる欠点をなくシ、高耐圧のパワー
トランジスタの製造に有利な、三重拡散ウェハーの製造
方法を提供するものである。すなわち1本発明の特徴は
、1つの導電形を有するウェハー基板の片側にポリシリ
コンを成長させる工程と、該ポリシリコンを形成したウ
ェハー基板にウェハー基板と同一の導電形を有する不純
物をウェハー基板両面から深く拡散させる工程と、該拡
散済ウェノ・一基板に於いて、ポリシリコンを形成した
而とは反対側の面を研磨し、高濃度拡散層を除去する工
程を有する三重拡散ウエノ・−の製造方法にある。
この三重拡散ウエノ・−は、次の利点がある。
すなわち、ポリシリコンへの不純物の拡散は、単結晶シ
リコンに比べ、5〜10倍のスピードで拡散される。従
って、ポリシリコンが形成されている面は単結晶シリコ
ン面に比べ5〜10倍の深さで高濃度不純物層が形成さ
れることになる。ウェハー大口径化に従かいウェハーの
厚さが厚くなり、三重拡散ウェハーの拡散時間が長くな
ることが、ポリシリコン層の形成により、拡散時間が1
15〜1/10に短縮されることになり、工程の短縮化
結晶欠陥の減少が可能となった。
次に図面により本発明の詳細な説明する。
第1図は、本発明の工程例を示している。
第1図Aの1はN−型半導体基板、第1図Bは半導体基
板1上に形成されたポリシリコン層2を示している。次
に第1図Cに示すように、ポリシリコンが形成された半
導体基板に、高濃度のリンが拡散し、リンが拡散された
層3,4を形成する。
ここで琳結晶手導体基板に対するリン拡散層3は、浅く
、ポリシリコン層へのリン拡散層4は深く、一部はポリ
シリコン層をつきぬけて本結晶手導体基板にまで達して
いる。第1図りはポリシリコン形成面とけ反対側の面を
研磨し、N 層の厚さをコントロールしたところの図で
あり、次の工程で第1図EVc示すように、ウェハーに
P形不純物のペース層5.N十形不純物のエミツタ層6
を形成し、パワートランジスタを完成させる。
このように本発明によればポリシリコンへの拡散スピー
ドが早いことを利用し、短時間で高耐圧のパワートラン
ジスタに適用できるウェハーを得ることができる。
【図面の簡単な説明】
第1図は本発明の実施例を工程順に示した断面図である
。 尚、図において、1・・・・・・半導体基板、2・・・
・・・ポリシリコン層、3,4・・・・・・リンが拡散
された層、5・・・・・・ベース層、6・・・・・・エ
ミツタ層である。 5− 把 /圀

Claims (1)

    【特許請求の範囲】
  1. 1つの導電形金有するウェハー基板の片側にポリシリコ
    ンを成長させる工程と、該ポリシリコンを形成したウェ
    ハー基板にウェハー基板と同一の導電形を有する不純物
    全ウェハー基板両面から深く拡散させる工程と、該拡散
    済ウェハー基板に於いてポリシリコンを形成した面とは
    反対側の面を研磨し、拡散層を除去する工程と該研磨済
    ウェハー基板の研磨された側の面にウェハー基板とは逆
    の導電形の不純物を拡散し、さらにウェハー基板と同一
    の導電形の不純物を拡散する工程を有するトランジスタ
    の製造方法。
JP20741781A 1981-12-22 1981-12-22 トランジスタの製造方法 Pending JPS58108772A (ja)

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JPS58108772A true JPS58108772A (ja) 1983-06-28

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ID=16539401

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010148267A (ja) * 2008-12-19 2010-07-01 Denso Corp モータ

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010148267A (ja) * 2008-12-19 2010-07-01 Denso Corp モータ

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