JPH0334669B2 - - Google Patents
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- JPH0334669B2 JPH0334669B2 JP21503881A JP21503881A JPH0334669B2 JP H0334669 B2 JPH0334669 B2 JP H0334669B2 JP 21503881 A JP21503881 A JP 21503881A JP 21503881 A JP21503881 A JP 21503881A JP H0334669 B2 JPH0334669 B2 JP H0334669B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
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Description
【発明の詳細な説明】
本発明は高耐圧、高相互コンダクタンスを有す
る埋込みチヤンネル形薄膜トランジスタを構成し
た半導体装置に関するものである。
る埋込みチヤンネル形薄膜トランジスタを構成し
た半導体装置に関するものである。
従来、絶縁性基板上に形成される薄膜トランジ
スタとしては、CdSe、CdS、PbS、InSd、PbTe
などの二元化合物半導体、Teおよびアモルフア
スSi（シリコン）、多結晶Siなどを構成材料とした
ものが知られている（例えば日経エレクトロニク
ス1981年12−７）。
スタとしては、CdSe、CdS、PbS、InSd、PbTe
などの二元化合物半導体、Teおよびアモルフア
スSi（シリコン）、多結晶Siなどを構成材料とした
ものが知られている（例えば日経エレクトロニク
ス1981年12−７）。
このうち、二元化合物半導体を用いた薄膜トラ
ンジスタは、キヤリアの移動度が大きく、かつ高
耐圧の特性が得られるが、薄膜化することにより
組成ずれを起こして信頼性および再現性に欠ける
という欠点があつた。また、二元化合物半導体や
Teは、酸化反応によつて半導体層の表面に直接
絶縁膜を形成することができないため、ゲート絶
縁膜を作る場合は、他元素の酸化膜であるSio2や
Al2O3などをスパツタ蒸着法などによつて形成し
ている。このため、ゲート絶縁膜と半導体層との
界面の特性が劣化するとともに、再現性、均一性
に欠け、素子特性がばらつくという欠点があつ
た。
ンジスタは、キヤリアの移動度が大きく、かつ高
耐圧の特性が得られるが、薄膜化することにより
組成ずれを起こして信頼性および再現性に欠ける
という欠点があつた。また、二元化合物半導体や
Teは、酸化反応によつて半導体層の表面に直接
絶縁膜を形成することができないため、ゲート絶
縁膜を作る場合は、他元素の酸化膜であるSio2や
Al2O3などをスパツタ蒸着法などによつて形成し
ている。このため、ゲート絶縁膜と半導体層との
界面の特性が劣化するとともに、再現性、均一性
に欠け、素子特性がばらつくという欠点があつ
た。
また、アモルフアスSi、多結晶Siなどを用いた
薄膜トランジスタは、膜質のばらつきが小さく、
かつ半導体層の表面に酸化によつて直接SiO2の
絶縁膜を形成することができるため、ゲート酸化
膜と半導体層間の界面特性が良好になるが、耐圧
が低く（例えば40V以下）、EL（エレクトロ・ル
ミネツセンス）などのように高電圧で駆動する用
途には適用でないという欠点があつた。
薄膜トランジスタは、膜質のばらつきが小さく、
かつ半導体層の表面に酸化によつて直接SiO2の
絶縁膜を形成することができるため、ゲート酸化
膜と半導体層間の界面特性が良好になるが、耐圧
が低く（例えば40V以下）、EL（エレクトロ・ル
ミネツセンス）などのように高電圧で駆動する用
途には適用でないという欠点があつた。
本発明はこのような欠点を除去するためになさ
れたものであり、その目的は、高耐圧であり、か
つ高相互コンダクタンスの薄膜トランジスタが得
られる半導体装置を提供することである。また、
他の目的は、信頼性、再現性、均一性があり良好
な特性の薄膜トランジスタが得られる半導体装置
を提供することである。
れたものであり、その目的は、高耐圧であり、か
つ高相互コンダクタンスの薄膜トランジスタが得
られる半導体装置を提供することである。また、
他の目的は、信頼性、再現性、均一性があり良好
な特性の薄膜トランジスタが得られる半導体装置
を提供することである。
このような目的を達成するために、本発明によ
る半導体装置は、半導体チヤンネル領域にアニー
ルによつて粒径を増大させた多結晶Siを用い、ソ
ース・ゲート間およびゲート・ドレイン間に所定
長のオフセツト領域を設け、双方向オフセツト構
造の埋込みチヤンネル形薄膜トランジスタを構成
するようにしたものである。
る半導体装置は、半導体チヤンネル領域にアニー
ルによつて粒径を増大させた多結晶Siを用い、ソ
ース・ゲート間およびゲート・ドレイン間に所定
長のオフセツト領域を設け、双方向オフセツト構
造の埋込みチヤンネル形薄膜トランジスタを構成
するようにしたものである。
以下、図面を用いて本発明を詳細に説明する。
第１図は本発明に係る半導体装置の一実施例を
示す要部断面図である。図において、１はガラス
などの絶縁性基板、２はアモルフアスSiあるいは
多結晶Siをレーザ光線でアニールして粒径を増大
させて形成した多結晶Siからなり適切な比抵抗値
を有するＮ型（第１導電形）のチヤンネル領域、
３，４はこのチヤンネル領域２の両側に設けられ
たＮ型不純物を高濃度に拡散させた不純物拡散
層、５は粒径を増大させた多結晶Siを酸化するこ
とによりチヤンネル領域２の表面に形成された
SiO2からなるゲート酸化膜、６はゲート酸化膜
５の中央部の所定領域に形成されたＰ型（第２導
電形）不純物を高濃度に拡散させた多結晶Siから
なるゲート電極、７はゲート電極６およびゲート
酸化膜５上に形成されたSiO2からなる絶縁膜、
８，９は、不純物拡散層３，４上にそれぞれ形成
されこれとオーミツク接触する電極、１０は絶縁
膜７の一部を除去してゲート電極６とオーミツク
接触する電極である。電極８，９はそれぞれソー
ス、ドレイン用電極（またはドレイン、ソース用
電極）となる。また、１１はソース（またはドレ
イン）となる不純物拡散層３とグート電極６との
間に設けられたオフセツト領域、１２はドレイン
（またはソース）となる不純物拡散層４とゲート
電極６との間に設けられたオフセツト領域であ
り、これらは10μｍ以上の長さに形成されてい
る。
示す要部断面図である。図において、１はガラス
などの絶縁性基板、２はアモルフアスSiあるいは
多結晶Siをレーザ光線でアニールして粒径を増大
させて形成した多結晶Siからなり適切な比抵抗値
を有するＮ型（第１導電形）のチヤンネル領域、
３，４はこのチヤンネル領域２の両側に設けられ
たＮ型不純物を高濃度に拡散させた不純物拡散
層、５は粒径を増大させた多結晶Siを酸化するこ
とによりチヤンネル領域２の表面に形成された
SiO2からなるゲート酸化膜、６はゲート酸化膜
５の中央部の所定領域に形成されたＰ型（第２導
電形）不純物を高濃度に拡散させた多結晶Siから
なるゲート電極、７はゲート電極６およびゲート
酸化膜５上に形成されたSiO2からなる絶縁膜、
８，９は、不純物拡散層３，４上にそれぞれ形成
されこれとオーミツク接触する電極、１０は絶縁
膜７の一部を除去してゲート電極６とオーミツク
接触する電極である。電極８，９はそれぞれソー
ス、ドレイン用電極（またはドレイン、ソース用
電極）となる。また、１１はソース（またはドレ
イン）となる不純物拡散層３とグート電極６との
間に設けられたオフセツト領域、１２はドレイン
（またはソース）となる不純物拡散層４とゲート
電極６との間に設けられたオフセツト領域であ
り、これらは10μｍ以上の長さに形成されてい
る。
以上の構造によつて、埋込みチヤンネル形
MOS薄膜トランジスタが構成される。図には１
つの薄膜トランジスタが示されているが、絶縁性
基板１の上には同様の薄膜トランジスタが複数形
成される。
MOS薄膜トランジスタが構成される。図には１
つの薄膜トランジスタが示されているが、絶縁性
基板１の上には同様の薄膜トランジスタが複数形
成される。
このような埋込みチヤンネル形薄膜トランジス
タにおいては、Ｎ型のチヤンネル領域２に対して
Ｐ形のゲート電極６が形成されているため、ソー
ス・ドレイン間はゲート電極６に電圧無印加の状
態でノーマルオフになつている。ここで、ゲート
電極６に所定の電圧を印加すると、チヤンネル領
域２内の空乏層幅が変化し、ソース・ドレイン間
の電流を制御することができる。
タにおいては、Ｎ型のチヤンネル領域２に対して
Ｐ形のゲート電極６が形成されているため、ソー
ス・ドレイン間はゲート電極６に電圧無印加の状
態でノーマルオフになつている。ここで、ゲート
電極６に所定の電圧を印加すると、チヤンネル領
域２内の空乏層幅が変化し、ソース・ドレイン間
の電流を制御することができる。
このような構成の薄膜トランジスタは、ソー
ス・ゲート間およびゲート・ソース間にそれぞれ
オフセツト領域が設けられているので、双方向
（不純物拡散層３，４がソース、ドレインである
場合、またドレイン、ソースである場合）に高耐
圧を有する。例えばオフセツト領域の長さが10μ
ｍ以上であると100V以上の耐圧が得られる。ま
た、チヤンネル領域を構成する多結晶Siはレーザ
光線等によつてアニールして粒径を増大させてあ
るため、チヤンネル領域内でのキヤリア移動度が
増加し、かつ多結晶Siを酸化させてゲート酸化膜
を形成しているのでチヤンネル領域とゲート酸化
膜間の界面特性が良好になる。この結果、双方向
オフセツト構造を有しながらも高い相互コンダク
タンスが得られる。
ス・ゲート間およびゲート・ソース間にそれぞれ
オフセツト領域が設けられているので、双方向
（不純物拡散層３，４がソース、ドレインである
場合、またドレイン、ソースである場合）に高耐
圧を有する。例えばオフセツト領域の長さが10μ
ｍ以上であると100V以上の耐圧が得られる。ま
た、チヤンネル領域を構成する多結晶Siはレーザ
光線等によつてアニールして粒径を増大させてあ
るため、チヤンネル領域内でのキヤリア移動度が
増加し、かつ多結晶Siを酸化させてゲート酸化膜
を形成しているのでチヤンネル領域とゲート酸化
膜間の界面特性が良好になる。この結果、双方向
オフセツト構造を有しながらも高い相互コンダク
タンスが得られる。
次にこのような半導体装置の製造方法について
第２図ａ〜ｃにより説明する。
第２図ａ〜ｃにより説明する。
先づ、第２図ａに示すように、減圧CVD法を
用いSiH4を580℃で熱分解して、絶縁性基板１上
に厚さ0.5μｍの多結晶Siの薄膜２ａを堆積する。
次に、この薄膜２ａにドーズ量３×1012／cm2、打
ち込み電圧150KVでＮ形不純物としてのＰ（リ
ン）をイオン注入し、900℃、30分の熱処理を行
なつて不純物分布を均一にした後、YAGレーザ
を用いて波長0.53μｍ、ビーム径85μｍのレーザ光
線の第２高調波により、1.6ジユール／cm2のパワ
ーで薄膜２ａをアニールする。このとき、レーザ
光線の照射は、走査速度100mm／secで先づｘ方向
（第２図ａで左右方向）に行ない、次いでこれと
直角方向のｙ方向（図で紙面の前後方向）に行な
う。このような２方向のレーザ光照射を行なう
と、最初のｘ方向の照射で多結晶Siの結晶粒の成
長が主にｘ方向に起こり、次のｙ方向の照射では
ｙ方向への結晶粒の成長は殆んどない。例えば前
記のレーザアニール条件ではｘ方向に成長した結
晶粒の長さは約10μｍとなり、ｙ方向に成長した
結晶粒の幅は約1μｍとなる。このようなレーザ
アニールは、結晶粒の成長と電気的な活性化のた
めに行なうものであり、1.6ジユール／cm2以下の
パワーでは活性化が不充分で所望の特性が得にく
い。なお、薄膜２ａに対するレーザ光照射は、チ
ヤンネル領域になる部分だけでなくこの両側のソ
ース、ドレイン領域となる部分にも行なわれる。
用いSiH4を580℃で熱分解して、絶縁性基板１上
に厚さ0.5μｍの多結晶Siの薄膜２ａを堆積する。
次に、この薄膜２ａにドーズ量３×1012／cm2、打
ち込み電圧150KVでＮ形不純物としてのＰ（リ
ン）をイオン注入し、900℃、30分の熱処理を行
なつて不純物分布を均一にした後、YAGレーザ
を用いて波長0.53μｍ、ビーム径85μｍのレーザ光
線の第２高調波により、1.6ジユール／cm2のパワ
ーで薄膜２ａをアニールする。このとき、レーザ
光線の照射は、走査速度100mm／secで先づｘ方向
（第２図ａで左右方向）に行ない、次いでこれと
直角方向のｙ方向（図で紙面の前後方向）に行な
う。このような２方向のレーザ光照射を行なう
と、最初のｘ方向の照射で多結晶Siの結晶粒の成
長が主にｘ方向に起こり、次のｙ方向の照射では
ｙ方向への結晶粒の成長は殆んどない。例えば前
記のレーザアニール条件ではｘ方向に成長した結
晶粒の長さは約10μｍとなり、ｙ方向に成長した
結晶粒の幅は約1μｍとなる。このようなレーザ
アニールは、結晶粒の成長と電気的な活性化のた
めに行なうものであり、1.6ジユール／cm2以下の
パワーでは活性化が不充分で所望の特性が得にく
い。なお、薄膜２ａに対するレーザ光照射は、チ
ヤンネル領域になる部分だけでなくこの両側のソ
ース、ドレイン領域となる部分にも行なわれる。
次にドライ酸素中で1100℃、90分加熱して熱酸
化させることにより、薄膜２ａ上に厚さ1500〓の
SiO2のゲート酸化膜５を形成する。次いで、ホ
トリングラフイ技術とCF4ガス系のプラズマエツ
チングによつて薄膜２ａとゲート酸化膜５を所定
のパタンに加工する。
化させることにより、薄膜２ａ上に厚さ1500〓の
SiO2のゲート酸化膜５を形成する。次いで、ホ
トリングラフイ技術とCF4ガス系のプラズマエツ
チングによつて薄膜２ａとゲート酸化膜５を所定
のパタンに加工する。
その後、第２図ｂに示すように、ゲート酸化膜
５の上に0.3μｍの厚さに多結晶Siを形成し、次い
でこれにドーズ量３×1015／cm2、打ち込み電圧
30KVでＰ型不純物としてのＢ（ホウ素）をイオ
ン注入し、900℃、15分のアニールを行なつてゲ
ート電極６を形成する。次いでその上にCVD法
によつてSiO2の絶縁膜７を堆積し、ホトリング
ラフイとエツチンによりソース、ドレイン領域と
なる部分を開孔する。次に薄膜２ａにドーズ量２
×1016／cm2、打ち込み電圧100KVでＮ型不純物と
してのAs（ヒ素）を高濃度にイオン注入し、900
℃、30分のアニールを行なつてソース、ドレイン
領域となる不純物拡散層３，４を形成する。な
お、薄膜２ａの不純物拡散層３と４の間はチヤン
ネル領域２となる。
５の上に0.3μｍの厚さに多結晶Siを形成し、次い
でこれにドーズ量３×1015／cm2、打ち込み電圧
30KVでＰ型不純物としてのＢ（ホウ素）をイオ
ン注入し、900℃、15分のアニールを行なつてゲ
ート電極６を形成する。次いでその上にCVD法
によつてSiO2の絶縁膜７を堆積し、ホトリング
ラフイとエツチンによりソース、ドレイン領域と
なる部分を開孔する。次に薄膜２ａにドーズ量２
×1016／cm2、打ち込み電圧100KVでＮ型不純物と
してのAs（ヒ素）を高濃度にイオン注入し、900
℃、30分のアニールを行なつてソース、ドレイン
領域となる不純物拡散層３，４を形成する。な
お、薄膜２ａの不純物拡散層３と４の間はチヤン
ネル領域２となる。
その後、第２図ｃに示すように、絶縁膜７にホ
トリングラフイとエツチングによりゲート電極６
の部分に窓あけを行なつた後、Al（アルミニウ
ム）層を8000Åの厚さに電子ビーム蒸着で形成す
る。次いでAl層を所定のパタンに加工して電極
８，９，１０を形成する。
トリングラフイとエツチングによりゲート電極６
の部分に窓あけを行なつた後、Al（アルミニウ
ム）層を8000Åの厚さに電子ビーム蒸着で形成す
る。次いでAl層を所定のパタンに加工して電極
８，９，１０を形成する。
このようにして製造した埋込みチヤンネル形薄
膜トランジスタは、ソース（またはドレイン）領
域となる不純物拡散層３とゲート電極６間および
ゲート電極６とドレイン（またはソース）領域と
なる不純物拡散層４間に所定長さのオフセツト領
域１１および１２がそれぞれ設けられるため、素
子の耐圧が大幅に向上する。ここで、オフセツト
領域の長さと耐圧との関係は、第３図の実線に示
すように、オフセツト長が10μｍ程度から急激に
上昇した特性となる。なお、第３図に点線で示し
た特性はチヤンネル領域を通常の単結晶Siで構成
したものである。
膜トランジスタは、ソース（またはドレイン）領
域となる不純物拡散層３とゲート電極６間および
ゲート電極６とドレイン（またはソース）領域と
なる不純物拡散層４間に所定長さのオフセツト領
域１１および１２がそれぞれ設けられるため、素
子の耐圧が大幅に向上する。ここで、オフセツト
領域の長さと耐圧との関係は、第３図の実線に示
すように、オフセツト長が10μｍ程度から急激に
上昇した特性となる。なお、第３図に点線で示し
た特性はチヤンネル領域を通常の単結晶Siで構成
したものである。
また、チヤンネル領域（薄膜２ａ）の製造工程
で説明したように、多結晶Siはｘ方向（ソースと
ドレインを結ぶ方向）に細長い結晶粒の集合であ
り、各結晶粒間には粒界が存在する。そして、こ
の粒界は電界集中を防止する作用があるので、素
子の耐圧をオフセツト領域にもとずく高耐圧に加
えてさらに向上させ得る。また、結晶粒内のキヤ
リア移動度は単結晶Siの移動度と殆んど同じであ
り、かつこの結晶粒が電流が流れる方向（ｘ方
向）に長いため、粒界による移動度の減少はある
程度あるものの、単結晶Siに近いキヤリア移動度
を得ることができる。なお、前記実施例における
チヤンネル長（ｘの方向の長さ）は10μｍ、チヤ
ンネル幅（ｙ方向の長さ）は10μｍにそれぞれ形
成されている。また、チヤンネル領域の多結晶Si
とゲート酸化膜のSiO2の界面では、レーザ光照
射により結晶粒が成長するため、従来のように小
さな結晶粒が多数存在することに起因するトラツ
プの数が減少し、これによつて界面特性が大幅に
向上する。
で説明したように、多結晶Siはｘ方向（ソースと
ドレインを結ぶ方向）に細長い結晶粒の集合であ
り、各結晶粒間には粒界が存在する。そして、こ
の粒界は電界集中を防止する作用があるので、素
子の耐圧をオフセツト領域にもとずく高耐圧に加
えてさらに向上させ得る。また、結晶粒内のキヤ
リア移動度は単結晶Siの移動度と殆んど同じであ
り、かつこの結晶粒が電流が流れる方向（ｘ方
向）に長いため、粒界による移動度の減少はある
程度あるものの、単結晶Siに近いキヤリア移動度
を得ることができる。なお、前記実施例における
チヤンネル長（ｘの方向の長さ）は10μｍ、チヤ
ンネル幅（ｙ方向の長さ）は10μｍにそれぞれ形
成されている。また、チヤンネル領域の多結晶Si
とゲート酸化膜のSiO2の界面では、レーザ光照
射により結晶粒が成長するため、従来のように小
さな結晶粒が多数存在することに起因するトラツ
プの数が減少し、これによつて界面特性が大幅に
向上する。
なお、実施例では、薄膜２ａは多結晶Siを堆積
した後レーザアニールしたが、アモルフアスSiを
堆積した後レーザアニールをして粒径の増大した
多結晶Siを作ることもできる。また、アニールも
レーザ光線によるほか、電子ムービ照射、または
電気炉による加熱により行なうこともできる。
した後レーザアニールしたが、アモルフアスSiを
堆積した後レーザアニールをして粒径の増大した
多結晶Siを作ることもできる。また、アニールも
レーザ光線によるほか、電子ムービ照射、または
電気炉による加熱により行なうこともできる。
次に、本発明による半導体装置の薄膜トランジ
スタをEL駆動回路に適用した実施例について、
第４図により説明する。
スタをEL駆動回路に適用した実施例について、
第４図により説明する。
第４図において、第１図、第２図と同一部分は
同一符号を付してある。１３はZnsにMgなどを
添加させた材料を厚さ0.2〜0.3μｍ、大きさ100μ
ｍ角に形成したEL層、１４は透明電極、１５は
容量を形成するSiO2からなる絶縁膜、１６は電
極である。EL層１３は電極８を延長した部分と
透明電極１４の間に介在され、また絶縁膜１５は
電極９を延長した部分と電極１６の間に介在され
る。ここで、EL発光を行なうために透明電極１
４と電極１６の間に交流電圧が印加されると、不
純物拡散層３と４の間には100V以上の高電圧が
交流的に加えられる。しかるに、この埋込みチヤ
ンネル形薄膜トランジスタは双方向オフセツト構
造を有するため、十分に高電圧に耐え特性の安定
したEL駆動回路が実現できる。
同一符号を付してある。１３はZnsにMgなどを
添加させた材料を厚さ0.2〜0.3μｍ、大きさ100μ
ｍ角に形成したEL層、１４は透明電極、１５は
容量を形成するSiO2からなる絶縁膜、１６は電
極である。EL層１３は電極８を延長した部分と
透明電極１４の間に介在され、また絶縁膜１５は
電極９を延長した部分と電極１６の間に介在され
る。ここで、EL発光を行なうために透明電極１
４と電極１６の間に交流電圧が印加されると、不
純物拡散層３と４の間には100V以上の高電圧が
交流的に加えられる。しかるに、この埋込みチヤ
ンネル形薄膜トランジスタは双方向オフセツト構
造を有するため、十分に高電圧に耐え特性の安定
したEL駆動回路が実現できる。
本発明はこのようなEL駆動回路のほか各種用
途に適用することが可能である。
途に適用することが可能である。
以上述べたように、本発明によると、チヤンネ
ル領域の両側の各不純物拡散層とゲート電極の間
にそれぞれオフセツト領域を設けたことにより高
耐圧特性が得られ、また、チヤンネル領域にはア
ニールにより粒径を増大させた多結晶Siを用いて
いるためキヤリア移動度が大きくなり、かつチヤ
ンネル領域上のゲート酸化膜は酸化によつて容易
に形成できその界面特性が良好になるために相互
コンダクタンスが高くなり優れた素子特性が得ら
れるなどの効果がある。
ル領域の両側の各不純物拡散層とゲート電極の間
にそれぞれオフセツト領域を設けたことにより高
耐圧特性が得られ、また、チヤンネル領域にはア
ニールにより粒径を増大させた多結晶Siを用いて
いるためキヤリア移動度が大きくなり、かつチヤ
ンネル領域上のゲート酸化膜は酸化によつて容易
に形成できその界面特性が良好になるために相互
コンダクタンスが高くなり優れた素子特性が得ら
れるなどの効果がある。
さらに、製作工程において、通常の単結晶Si基
板を用いた素子形成技術が適用できるために、歩
留りが高くなり、かつ再現性、均一性、信頼性も
著しく向上する。
板を用いた素子形成技術が適用できるために、歩
留りが高くなり、かつ再現性、均一性、信頼性も
著しく向上する。
第１図は本発明に係る半導体装置の一実施例を
示す要部断面図、第２図ａ〜ｃはこの半導体装置
を製造する各工程における要部断面図、第３図は
チヤンネル長と耐圧の関係を示す図、第４図は本
発明をEL駆動回路に適用した実施例の断面図で
ある。 １……絶縁性基板、２……チヤンネル領域、２
ａ……薄膜、３，４……不純物拡散層、５……ゲ
ート酸化膜、６……ゲート電極、７……絶縁膜、
８，９，１０……電極、１１，１２……オフセツ
ト領域。
示す要部断面図、第２図ａ〜ｃはこの半導体装置
を製造する各工程における要部断面図、第３図は
チヤンネル長と耐圧の関係を示す図、第４図は本
発明をEL駆動回路に適用した実施例の断面図で
ある。 １……絶縁性基板、２……チヤンネル領域、２
ａ……薄膜、３，４……不純物拡散層、５……ゲ
ート酸化膜、６……ゲート電極、７……絶縁膜、
８，９，１０……電極、１１，１２……オフセツ
ト領域。
Claims (1)
- １ 絶縁性基板上に設けられたアニールによつて
粒径を増大させた多結晶Siからなる第１導電形の
チヤンネル領域と、このチヤンネル領域の両側に
それぞれ設けられた第１導電形の第１、第２不純
物拡散層と、前記チヤンネル領域上の所定部分に
ゲート酸化膜を介して設けられ第２導電形の不純
物を拡散させた多結晶Siからなるゲート電極とを
備え、前記ゲート電極と前記第１、第２不純物拡
散層との間にそれぞれオフセツト領域を設けた半
導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21503881A JPS58115864A (ja) | 1981-12-28 | 1981-12-28 | 半導体装置 |
| US06/454,008 US4528480A (en) | 1981-12-28 | 1982-12-28 | AC Drive type electroluminescent display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21503881A JPS58115864A (ja) | 1981-12-28 | 1981-12-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58115864A JPS58115864A (ja) | 1983-07-09 |
| JPH0334669B2 true JPH0334669B2 (ja) | 1991-05-23 |
Family
ID=16665720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21503881A Granted JPS58115864A (ja) | 1981-12-28 | 1981-12-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58115864A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4675785B2 (ja) * | 2006-01-17 | 2011-04-27 | 東芝モバイルディスプレイ株式会社 | カラーフィルタ基板、液晶表示パネルおよびカラーフィルタ基板の製造方法 |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6066471A (ja) * | 1983-09-21 | 1985-04-16 | Seiko Epson Corp | 薄膜トランジスタの製造方法 |
| EP0156528B1 (en) * | 1984-03-12 | 1991-01-30 | Xerox Corporation | High-voltage thin-film transistor |
| JPS60251667A (ja) * | 1984-05-28 | 1985-12-12 | Seiko Epson Corp | 薄膜トランジスタ− |
| JP2705933B2 (ja) * | 1987-09-01 | 1998-01-28 | シチズン時計株式会社 | 半導体集積回路装置およびその製造方法 |
| JPH0714009B2 (ja) * | 1987-10-15 | 1995-02-15 | 日本電気株式会社 | Ｍｏｓ型半導体記憶回路装置 |
| JPH0442579A (ja) * | 1990-06-08 | 1992-02-13 | Seiko Epson Corp | 薄膜トランジスタ及び製造方法 |
| JP2646829B2 (ja) * | 1990-10-18 | 1997-08-27 | 富士ゼロックス株式会社 | 高耐圧薄膜トランジスタ |
| JP2999271B2 (ja) * | 1990-12-10 | 2000-01-17 | 株式会社半導体エネルギー研究所 | 表示装置 |
| US6028333A (en) * | 1991-02-16 | 2000-02-22 | Semiconductor Energy Laboratory Co., Ltd. | Electric device, matrix device, electro-optical display device, and semiconductor memory having thin-film transistors |
| JP2794678B2 (ja) | 1991-08-26 | 1998-09-10 | 株式会社 半導体エネルギー研究所 | 絶縁ゲイト型半導体装置およびその作製方法 |
| USRE36314E (en) * | 1991-03-06 | 1999-09-28 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect semiconductor devices having a LDD region and an anodic oxide film of a gate electrode |
| KR960001611B1 (ko) * | 1991-03-06 | 1996-02-02 | 가부시끼가이샤 한도다이 에네르기 겐뀨쇼 | 절연 게이트형 전계 효과 반도체 장치 및 그 제작방법 |
| US6713783B1 (en) | 1991-03-15 | 2004-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Compensating electro-optical device including thin film transistors |
| JP2873632B2 (ja) * | 1991-03-15 | 1999-03-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2794499B2 (ja) * | 1991-03-26 | 1998-09-03 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP3277548B2 (ja) * | 1991-05-08 | 2002-04-22 | セイコーエプソン株式会社 | ディスプレイ基板 |
| JP2776059B2 (ja) * | 1991-06-11 | 1998-07-16 | 日本電気株式会社 | 絶縁ゲート電界効果トランジスタ |
| US5414442A (en) * | 1991-06-14 | 1995-05-09 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method of driving the same |
| US6975296B1 (en) | 1991-06-14 | 2005-12-13 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method of driving the same |
| US6778231B1 (en) | 1991-06-14 | 2004-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical display device |
| JP2845303B2 (ja) * | 1991-08-23 | 1999-01-13 | 株式会社 半導体エネルギー研究所 | 半導体装置とその作製方法 |
| JP3061907B2 (ja) * | 1991-10-01 | 2000-07-10 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US5485019A (en) * | 1992-02-05 | 1996-01-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| TW223178B (en) * | 1992-03-27 | 1994-05-01 | Semiconductor Energy Res Co Ltd | Semiconductor device and its production method |
| US6624450B1 (en) * | 1992-03-27 | 2003-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| TW435820U (en) | 1993-01-18 | 2001-05-16 | Semiconductor Energy Lab | MIS semiconductor device |
| KR100484624B1 (ko) * | 2002-12-12 | 2005-04-22 | 주식회사 캄코 | 직부식 커넥터가 장착된 콘덴서용 쿨링팬 모터 |
| KR100560470B1 (ko) | 2003-11-24 | 2006-03-13 | 삼성에스디아이 주식회사 | 다이오드 접속된 트랜지스터의 제조 방법 및 이를 이용한화상 표시 장치 |
-
1981
- 1981-12-28 JP JP21503881A patent/JPS58115864A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4675785B2 (ja) * | 2006-01-17 | 2011-04-27 | 東芝モバイルディスプレイ株式会社 | カラーフィルタ基板、液晶表示パネルおよびカラーフィルタ基板の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58115864A (ja) | 1983-07-09 |
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