JPS62122272A - 半導体装置 - Google Patents

半導体装置

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JPS62122272A
JPS62122272A JP60261274A JP26127485A JPS62122272A JP S62122272 A JPS62122272 A JP S62122272A JP 60261274 A JP60261274 A JP 60261274A JP 26127485 A JP26127485 A JP 26127485A JP S62122272 A JPS62122272 A JP S62122272A
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薬師寺　茂則
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    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by at least one potential-jump barrier or surface barrier, e.g. phototransistors
    • H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
    • H01L31/111—Devices sensitive to infrared, visible or ultraviolet radiation characterised by at least three potential barriers, e.g. photothyristor
    • H01L31/1113—Devices sensitive to infrared, visible or ultraviolet radiation characterised by at least three potential barriers, e.g. photothyristor the device being a photothyristor

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は、ＭＯ５構造によってトリガー機能を制御され
るサイリスクやトライアック等の半導体装置に関する。
［発明の技術的背景とその問題点］ 近年、ゼロクロス（零交差）又はその近傍時点でのみオ
ンする構造のゼロクロス光サイリスタあるいはトライア
・リフが提案されている。このゼロクロス光サイリスタ
は印加される交流正弦波電圧の振幅が高い時点で光を入
射されてもオンにならず、ゼロクロス近傍でオンする。
このように構成することで、スイッチング時に発生する
ノイズを大幅に低減することができるというものである
。
このゼロクロス光サイリスタのトリガー機能をＭＯＳ構
造で制御したものが、特開昭５８−１０５５７２号によ
って提案されている。又、さらにこれらのサイリスク、
トライアック等の高耐圧化に際し、ＭＯＳ構造のゲート
部分を高電圧から保護する素子構造が特開昭６０−７４
６７８号によって提案されている。第４図は、この構造
をブレーナ型サイリスタに適用した例である。
このサイリスク構造は通常のサイリスク同様にＮ型カソ
ード領域４０１及び４０２とこれらを囲むＰ型ベース領
域４０３．４０４とさらにこれらを囲むＮ型領域４０５
と、さらにこれを囲むＰ型アノード領域４０６のＰＮＰ
ＮＪ層構造で形成されている。カソード部のＮ型領域は
独立した部分４０１と、ベース領域４０３に配線４０７
で短絡された部分４０２の２つの部分で構成されている
。
この２つのカソード部４０１と４０２は、ゲート酸化膜
４０８とその上に形成されたゲート電極４０９により構
成されるＭＯＳゲート部によって結合１分離される。
このゲート電極４０９は、Ｎ型領域４０５中に形成され
、Ｐ型ベース領域４０３と４０４に囲まれたＰ型頭域４
１０に接続されている。
次にこの素子の動作を説明する。まずゼロクロス動作に
ついて説明するために、アノード電極Ａとカソード電極
Ｋに正弦波が印加され、アノードが正カソードが負の高
い振幅の状態を考える。この時、アノード・カソード間
の電圧はＮ型領域４０５とＰ型ベース領域４０３の間の
ＰＮ接合に印加される。この状態で素子表面に光が入射
するとＰ型ベース領域４０３中に光励起電流が発生し、
逆バイアスのＰＮ接合をオンさせる電圧降下が生じる。
ゼロクロス機能のない素子であれば、この励起電流によ
りサイリスタがＯＮするわけである。
しかし、この素子では、ＭＯＳゲート部４０８と４０９
によって２つカソード領域４０１と４０２の間にチャン
ネルが形成されるため、Ｐ型ベース領域４０３から配線
４０７、カソード領域４０２゜４０１を通ってカソード
電極にへ接続する電流経路ができて光励起電流を流して
しまうため、サイリスクがＯＮ状態になるのを阻止でき
るわけである。一方、このサイリスタがＯＮするのは、
カソード・アノード間電圧が十分小さい時である。すな
わち、ゲート電極４０９にはＰ型頭域４１０を通じてア
ノード電極の電位が与えられ、チャンネル側にはカソー
ド電極の電位が与えられているため、アノード・カソー
ド間の電圧振幅が十分小さくて、ＭＯＳ構造の閾値電圧
Ｖｔｈより小さい時点では、２つのカソード領域４０１
と４０２間にチャンネルは形成されていない。この状態
で光が入射すれば、光励起電流によりサイリスタがＯＮ
する。一度サイリスタがＯＮしてしまえば、ＭＯＳ構造
の０Ｎ−ＯＦＦにかかわらず、電流は流れ続けることに
なる。
ところでこのような従来の構造には以下に述べるような
問題点があった。すなわち、サイリスタ・トライアック
等が高耐圧化していくのに供ない、アノード・カソード
間に高電圧が印加されるようになるためサイリスタ動作
のトリガー機能を制御するＭＯＳ構造が高電圧によって
破壊されないようにしなければならない。このために、
従来構造ではＰ型ベース領域４０３．４０４とＮ型領域
４０５との間のＰＮ接合にできる空乏層が、アノード・
カソード間電圧が高くなるのに従って伸びてゆき、Ｐ型
頭域４１０に達することにより、（バンチスルーという
。）、ゲート電極４０９に印加される電圧が必要以上に
高くならないようにしていた。しかしながら、このバン
チスルー開始電圧を正確にコントロールするためには次
の３つの因子を考えなければならない。つまり、（１）
Ｎ型領域４０５の濃度　（２）Ｐ型ベース領域４０３゜
４０４とＰ型領域４１０間の距離Ｎ　　　（３）Ｐ型ベ
ース領域４０３，４０４とＰ型領域４１０それぞれの表
面濃度である。このうち（１）については通常他の条件
によって決定されてしまうため、（２）、（３）の因子
の制御が必要となるが、この因子はＰ型ベース領域４０
３，４０４とＰ型領域４１０の横方向の拡散の制御で決
まる。
ところで高耐圧サイリスクやトライアックの場合、ベー
ス領域の拡散も４０μｍ程度の比較的深い拡散が必要と
される。
この縦方向の拡散深さのコントロールや濃度のコントロ
ールは比較的精度良く行なわれているが、横方向の拡散
の制御は極めて難かしく、プロセスによってばらつきが
多い。このため、従来技術ではＰ型ベース領域４０３，
４０４とＰ型領域４１０の隔離寸法ｇのばらつきにより
パンチスルー開始電圧が影響を受けるため、ｇのコント
ロール性が重大な問題となってきた。
［発明の目的］ 本発明は、ＭＯＳ構造によりトリガー機能を制御するサ
イリスク・トライアック等の素子の新規な、ＭＯＳゲー
ト絶縁膜破壊防止構造を提供することを目的とし、とく
にベース領域から伸びる空乏層のパンチスルー開始電圧
のコントロールを素子の耐圧等の特性を劣化させること
なく正確且つ容易に行なえる装置を提供するものである
。
［発明の概要コ 本発明は、サイリスタのＰ型ベース領域に近接してＭＯ
Ｓ構造のゲート絶縁膜に接続されるＰ型フローティング
領域を設け、これらのＰ型領域の対向する面の表面近傍
に、比較的高濃度で浅いＰ＋型領域を、それぞれＰ型領
域に一部重なるように形成し、これらの領域間で生じる
バンチスルーを正確に制御し、ＭＯＳ構造のゲート電極
に供給される電圧を十分低い値に容易且つ正確に固定で
きるようにしたものである。
［発明の実施例７ 本発明の一実施例を第１図及び第２図を参照して説明す
る。第１図は断面図で、第２図は平面図である。
この実施例はプレーナ型のサイリスタで、カソード部は
カソード電極Ｋに接続されたＮ型領域１０１と配線１０
７によってＰ型ベース領域１０３と短絡されたＮ型領域
１０２により構成されている。
これらのカソード領域１０１，１０２はＰ型ベース領域
１０３中に形成されている。２つのカソード領域１０１
，１０２間の表面上にはゲート絶縁膜１０８とゲート電
極１０９の２層構造によるＭＯＳゲート部が形成されて
おり、２つのカソード領域１０１，１０２を結合したり
分離したりする。
Ｐ型ベース領域１０３は、Ｎ型領域１０５中に形成され
ている。
この、Ｎ型領域１０５はＰ型アノード領域１０６によっ
て囲まれている。Ｐ型アノード領域１０６はアノード電
極Ａに接続されている。Ｐ型ベース領域１０３に周囲を
取り囲まれて表面まで露出しているＮ型領域１０５中に
Ｐ型フローティング領域１１０が形成されている。この
Ｐ型フローティング領域１１０はＭＯＳゲート電極１０
９に接続されている。このＰ型フローティング領域１１
０とＰ型ベース領域１０３の相対向した部分の表面近傍
には、それぞれＰ中型の浅くて不純物濃度の高い拡散領
域１１１と１１２が形成されている。
Ｐ型ベース領域１０３とＰ型フローティング領域１１０
の表面不純物濃度はＩ　Ｘ　１０１７ｃｍ−３テ、深さ
は４０ｕｍであり、Ｐ十型領域１１１，１１２の濃度は
５×１０２０ｃｌｎ−３、深さは３μｍとした。
又、Ｎ型領域１０５の濃度はＩ　Ｘ　１０１４ｃａｂ−
３である。
次に本実施例の動作について説明する。ゼロクロス動作
について説明するとアノードＡ、カソードに間に正弦波
電圧が印加されており、アノードＡ側に正、カソードに
側に負の大きな振幅の電圧が印加されている場合、アノ
ードＡの電位は、Ｐ型フローティング領域１１０を通じ
てゲート電極１０９に与えられ、カソードにの電位はＮ
型カソード領域１０１とＰ型ベース領域１０３間の順方
向ＰＮ接合を通じてチャンネル領域に与えられるため、
ＭＯ８構造がＯＮ状態となり、Ｐ型ベース領域１０３か
ら配線１０７を通り、カソード領域１０２及び１０１を
経由してカソード電極Ｋに通じる回路が生じる。このた
め、外部から光が入射してＰ型ベース領域１０３中に光
励起電流が生じてもカソード電極に流れてしまうためサ
イリスクはＯＮできない。一方、アノードφカソード間
電圧が小さくて、ゲート電極１０９とチャンネル領域間
に印加される電圧が閾値以下であればＭＯＳゲートはＯ
ＦＦ状態となり、光励起電流によりサイリスクはＯＮす
ることができる。本実施例ではＭＯＳゲートがＯＮする
ようなアノード・カソード間電圧（ゼロクロス幅）を５
〜６ｖにするためゲート酸化膜厚は１５００Ａ程度とし
た。
この膜厚の酸化膜の絶縁破壊電圧は一般に１２０〜１３
０ｖである。ゼロクロスの阻止状態、すなわちアノード
・カソード間電圧が、ゲート酸化膜１０９にほぼ直接印
加される状態では、電圧が高くなるにつれてＰ型ベース
領域１０３と、この表面に形成されたＰ＋型領域１１１
から空乏層が伸びて来て、やがてＰ型フローティング領
域１１０やこの表面のＰ＋型領域１１２に達して、いわ
ゆるパンチスルーの状態になる。この状態になると、以
後アノード・カソード間電圧を高くしても、ゲート電極
１０９に加わる電圧はほとんど増加しなくなる。このパ
ンチスルー開始電圧が１２０ｖ以下になるように設定す
ると、本実施例の場合、Ｐ＋型領域１１０と１１１の間
の距離ｇを３０μｍ程度にすればよいことがわかった。
前述した従来技術では、耐圧６００Ｖの素子を得るため
に、Ｐ型ベース領域の深さを４０μｍ１表面濃度をＩ　
Ｘ　１０　’ｃｍ−３として、Ｐ型ベース領域とＰ型フ
ローティング領域の間隔を、マスク上で１００μｍとし
た場合、最終段階でのパンチスルー開始電圧は６０〜９
０Ｖとばらついてしまった。本実施例の場合は、同様の
耐圧を得るためにＰ＋型領域１１１と１１２の深さを３
．２μｍ、濃度を５　Ｘ　１０１７ｃｍ−３、間隔ｇを
マスク上で２５μ口としたところ、最終段階でのパンチ
スルー開始電圧は７０±５ｖとバラツキが極めて小さか
った。
このように本発明ではＰ生型領域をＰ型ベース領域とは
別に拡散して形成するため、耐圧等の他の特性を変化さ
せることなく、しかもパンチスルー電圧を精度よく容易
に制御することができる。
又、第３図に本発明の別の実施例を示す。先の実施例で
はＰ型ベース領域１０３とＰ型フローティング領域の対
向す面全域に浅いＰ十拡散領域を設けたが、本実施例の
ように一部だけに設けても効果がある。すなわち、パン
チスルー開始電圧は間隔ｇが最も短い点で決まるからで
ある。
［発明の効果］ 以上述べてきたように、本発明では、浅い拡散によって
拡散領域間の距離を決めるので、極めて精度よく、しか
も容易にパンチスルー開始電圧を制御することができる
。このため高耐圧で信頼性の高いゼロクロス動作のＭＯ
３制御型光サイリスク、トライアック等の素子を提供す
ることができる。
【図面の簡単な説明】
第１図は本発明による光サイリスタの一実施例の断面図
、 図 第２Ａはその平面図である。 第３図は本発明による他の実施例の部分的平面図である
。 第４図は従来の光サイリスタの断面図である。 １０１．１０２　　・・・・・・　カソード領域１０３
　・・・・・・・・・　ベース領域１０５　・・・・・
・・・・　Ｎ型領域１０６　・・・・・・・・・　アノ
ード領域１０７　・・・・・・・・・　配線 １０８　・・・・・・・・・　絶縁膜 １０９　・・・・・・・・・　制御電極１１０　・・・
・・・・・・　Ｐ型フローティング領域１１１．１１２
　　・・・・・・　高濃度Ｐ型領域代理人　　弁理士　
　　則　近　憲　信置　　　　　　　　　　大　　胡　
　典　　夫第１囚 第３図

Claims (2)

    【特許請求の範囲】
  1. （１）第１の電源に接続された第１導電型の第１の半導
    体領域と、前記第１の半導体領域に隣接して設けられ一
    主面が半導体基体の主表面を構成する第２導電型の第２
    の半導体領域と、前記第２の半導体領域内に形成され、
    第２の電源に接続される第１導電型の第３の半導体領域
    と、前記第３の半導体領域の表面部分に形成され第３の
    電源に接続される第２導電型の第４の半導体領域と、前
    記第３の半導体領域の表面部分に形成されこの第３の半
    導体領域と短絡された第２導電型の第５の半導体領域と
    、前記第４と第５の半導体領域の一部とこれらの領域間
    の前記第３の領域の表面上に形成された絶縁膜と、前記
    絶縁膜上に設けられ前記第４と第５の領域間の前記第３
    の領域表面部分にチャンネルを形成するための制御電極
    と、前記第２の半導体領域に形成され前記第２の半導体
    制御電極に電気的に接続される第１導電型の第６の半導
    体領域と、前記第６の半導体領域と第２の半導体領域の
    接合部及びその周辺の前記第２の半導体領域の表面部分
    で、少なくとも前記第３の領域に対向する部分に浅く形
    成された比較的高濃度の第１導電型の第７の半導体領域
    と、前記第２の半導体領域と第３の半導体領域との接合
    部及び前記第２の半導体領域の表面部分で、小なくとも
    前記第６の半導体領域に対向する部分に浅く形成された
    比較的高濃度の第１導電型の第８の半導体領域とを有す
    ることを特徴とする半導体装置。
  2. （２）前記第７及び第８の半導体領域がそれぞれ前記第
    ６及び第３の半導体領域の相対向する面の全部に形成さ
    れていることを特徴とする特許請求の範囲第１項記載の
    半導体装置。
JP60261274A 1985-11-22 1985-11-22 半導体装置 Granted JPS62122272A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP60261274A JPS62122272A (ja) 1985-11-22 1985-11-22 半導体装置
EP86115431A EP0224091B1 (en) 1985-11-22 1986-11-07 Semiconductor device including protecting mos transistor
DE8686115431T DE3671582D1 (de) 1985-11-22 1986-11-07 Halbleiteranordnung mit einem schutztransistor.
US07/253,364 US4943835A (en) 1985-11-22 1988-09-29 Semiconductor device including protecting MOS transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60261274A JPS62122272A (ja) 1985-11-22 1985-11-22 半導体装置

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Publication Number Publication Date
JPS62122272A true JPS62122272A (ja) 1987-06-03
JPH0154865B2 JPH0154865B2 (ja) 1989-11-21

Family

ID=17359541

Family Applications (1)

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JP60261274A Granted JPS62122272A (ja) 1985-11-22 1985-11-22 半導体装置

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US (1) US4943835A (ja)
EP (1) EP0224091B1 (ja)
JP (1) JPS62122272A (ja)
DE (1) DE3671582D1 (ja)

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