JPH06252385A - 静電誘導サイリスタ - Google Patents
静電誘導サイリスタInfo
- Publication number
- JPH06252385A JPH06252385A JP3378093A JP3378093A JPH06252385A JP H06252385 A JPH06252385 A JP H06252385A JP 3378093 A JP3378093 A JP 3378093A JP 3378093 A JP3378093 A JP 3378093A JP H06252385 A JPH06252385 A JP H06252385A
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- JP
- Japan
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- gate
- cathode
- semiconductor substrate
- groove
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- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 静電誘導サイリスタのターンオフ時間を短縮
する。 【構成】 ｎ- 型の半導体基板１の第１の主面の一部に
形成されたｎ+ 型のカソード３と、半導体基板１の第２
の主面に形成されたｐ+ 型のアノード４と、カソード３
とアノード４間のチャネル領域５を挟んで、半導体基板
１内に埋設されたｐ+ 型のゲート２とを具備し、チャネ
ル領域５を流れる電流をゲート２により制御する静電誘
導サイリスタにおいて、カソード３とゲート２との間に
溝１１を設けると共に、この溝１１のゲート２側の側壁
を酸化膜１２で覆い、この酸化膜１２を介してカソード
電極６を形成した。 【効果】 ゲート２・カソード３間の接合近傍のゲート
２中の正孔濃度を低下させることにより、ゲート２・カ
ソード３間の逆耐圧電圧を従来に比べて高くでき、ター
ンオフ時間を短縮できる。
する。 【構成】 ｎ- 型の半導体基板１の第１の主面の一部に
形成されたｎ+ 型のカソード３と、半導体基板１の第２
の主面に形成されたｐ+ 型のアノード４と、カソード３
とアノード４間のチャネル領域５を挟んで、半導体基板
１内に埋設されたｐ+ 型のゲート２とを具備し、チャネ
ル領域５を流れる電流をゲート２により制御する静電誘
導サイリスタにおいて、カソード３とゲート２との間に
溝１１を設けると共に、この溝１１のゲート２側の側壁
を酸化膜１２で覆い、この酸化膜１２を介してカソード
電極６を形成した。 【効果】 ゲート２・カソード３間の接合近傍のゲート
２中の正孔濃度を低下させることにより、ゲート２・カ
ソード３間の逆耐圧電圧を従来に比べて高くでき、ター
ンオフ時間を短縮できる。
Description
【０００１】
【産業上の利用分野】本発明は、静電誘導サイリスタに
関するものであり、特に、カソードとゲート間の耐圧を
向上させ、スイッチングの高速化を図るための改良に関
するものである。
関するものであり、特に、カソードとゲート間の耐圧を
向上させ、スイッチングの高速化を図るための改良に関
するものである。
【０００２】
【従来の技術】図２は、従来の静電誘導サイリスタの断
面図である。図において、１はｎ- 型の半導体基板、２
は半導体基板１の第１の主面の一部に互いに所定間隔を
隔てて設けられたｐ+ 型のゲート、３は半導体基板１の
第１の主面にゲート２に挟まれるように設けられたｎ+
型のカソード、４は半導体基板１上の第２の主面に設け
られたｐ+ 型のアノードであり、半導体基板１で、これ
らの領域を除いた部分がチャネル領域５である。６はカ
ソード電極、７はアノード電極、８はゲート電極、９は
酸化膜である。
面図である。図において、１はｎ- 型の半導体基板、２
は半導体基板１の第１の主面の一部に互いに所定間隔を
隔てて設けられたｐ+ 型のゲート、３は半導体基板１の
第１の主面にゲート２に挟まれるように設けられたｎ+
型のカソード、４は半導体基板１上の第２の主面に設け
られたｐ+ 型のアノードであり、半導体基板１で、これ
らの領域を除いた部分がチャネル領域５である。６はカ
ソード電極、７はアノード電極、８はゲート電極、９は
酸化膜である。
【０００３】上記のように構成された静電誘導サイリス
タでは、カソード・アノード間電流を遮断する場合に
は、ゲート・カソード間に逆バイアス電圧を印加して、
破線Ａでその境界が示される空乏層がゲート２からチャ
ネル領域５に拡がるようにする。この空乏層は、ゲート
２からチャネル領域５に静電効果により拡がるため、高
速である。
タでは、カソード・アノード間電流を遮断する場合に
は、ゲート・カソード間に逆バイアス電圧を印加して、
破線Ａでその境界が示される空乏層がゲート２からチャ
ネル領域５に拡がるようにする。この空乏層は、ゲート
２からチャネル領域５に静電効果により拡がるため、高
速である。
【０００４】次に、カソード・アノード間を通電させる
には、ゲート・カソード間に印加されていた逆バイアス
電圧を取り去るか、または、ゲート・カソード間に順バ
イアス電圧を印加して、空乏層を減少させれば、カソー
ド３から電子が注入され、アノード４からは正孔が注入
されるようになる。これらの注入された電子及び正孔が
それぞれ通常のダイオードと同様に、アノード４及びカ
ソード３に流れ込み、カソード・アノード間に電流が流
れる。このように、静電誘導サイリスタでは、その通電
及び遮断が静電誘導作用によるため高速である。
には、ゲート・カソード間に印加されていた逆バイアス
電圧を取り去るか、または、ゲート・カソード間に順バ
イアス電圧を印加して、空乏層を減少させれば、カソー
ド３から電子が注入され、アノード４からは正孔が注入
されるようになる。これらの注入された電子及び正孔が
それぞれ通常のダイオードと同様に、アノード４及びカ
ソード３に流れ込み、カソード・アノード間に電流が流
れる。このように、静電誘導サイリスタでは、その通電
及び遮断が静電誘導作用によるため高速である。
【０００５】しかし、カソード・アノード間電流を高速
に遮断するためには、ゲート・カソード間の逆バイアス
電圧の最大値を大きくする必要があるが、静電誘導サイ
リスタには、ゲート・カソード間の耐圧が低いという欠
点があるため逆バイアス電圧を上げる方法では高速化が
難しかった。
に遮断するためには、ゲート・カソード間の逆バイアス
電圧の最大値を大きくする必要があるが、静電誘導サイ
リスタには、ゲート・カソード間の耐圧が低いという欠
点があるため逆バイアス電圧を上げる方法では高速化が
難しかった。
【０００６】このゲート・カソード間逆耐圧電圧は、ゲ
ート２とカソード３で構成されるｐｎ接合ダイオードの
接合部１０の不純物濃度及び濃度勾配で決定され、カソ
ード３は、ほぼ一定の高濃度であるため、ゲート・カソ
ード間の逆耐圧電圧は、接合部１０におけるゲート２の
不純物濃度及びその濃度勾配で決定される。つまり、ゲ
ート２の不純物濃度が最も高く、ゲート２とカソード３
の最短経路である半導体基板１表面近傍の濃度で決定さ
れる。
ート２とカソード３で構成されるｐｎ接合ダイオードの
接合部１０の不純物濃度及び濃度勾配で決定され、カソ
ード３は、ほぼ一定の高濃度であるため、ゲート・カソ
ード間の逆耐圧電圧は、接合部１０におけるゲート２の
不純物濃度及びその濃度勾配で決定される。つまり、ゲ
ート２の不純物濃度が最も高く、ゲート２とカソード３
の最短経路である半導体基板１表面近傍の濃度で決定さ
れる。
【０００７】そこで、ゲート・カソード間逆耐圧電圧を
向上させるためには、もちろん、接合部１０の不純物濃
度を低くすれば可能だが、このためには、ゲート・カソ
ード間の不純物拡散窓の距離、不純物拡散長、不純物プ
ロファイルを変更することが必要で、この場合、素子の
特性をも変化させてしまう可能性があり、現状の素子特
性を変化させないで、ゲート・カソード間の逆耐圧電圧
を高くすることが非常に難しかった。
向上させるためには、もちろん、接合部１０の不純物濃
度を低くすれば可能だが、このためには、ゲート・カソ
ード間の不純物拡散窓の距離、不純物拡散長、不純物プ
ロファイルを変更することが必要で、この場合、素子の
特性をも変化させてしまう可能性があり、現状の素子特
性を変化させないで、ゲート・カソード間の逆耐圧電圧
を高くすることが非常に難しかった。
【０００８】
【発明が解決しようとする課題】上記のように、従来の
静電誘導サイリスタでは、ゲート・カソード間の逆耐圧
電圧が低いため、逆バイアス電圧を大きくする方法で
は、高速化（ターンオフ時間の短縮）ができないという
問題点があった。
静電誘導サイリスタでは、ゲート・カソード間の逆耐圧
電圧が低いため、逆バイアス電圧を大きくする方法で
は、高速化（ターンオフ時間の短縮）ができないという
問題点があった。
【０００９】本発明は、上記問題点に鑑みなされたもの
で、その目的とするところは、静電誘導サイリスタのゲ
ート・カソード間の逆耐圧電圧を高くする方法で、その
高速化が図れる静電誘導サイリスタの構造を提供するこ
とにある。
で、その目的とするところは、静電誘導サイリスタのゲ
ート・カソード間の逆耐圧電圧を高くする方法で、その
高速化が図れる静電誘導サイリスタの構造を提供するこ
とにある。
【００１０】
【課題を解決するための手段】上記課題を解決するため
本発明は、第１導電型（ｎ型）の低不純物濃度の半導体
基板の第１の主面の一部に形成された第１導電型（ｎ
型）の高不純物濃度の第１主電極領域と、前記半導体基
板の第２の主面に形成された第２の導電型（ｐ型）の高
不純物濃度の第２主電極領域と、前記第１主電極領域と
前記第２主電極領域間のチャネル領域を挟んで、前記半
導体基板内に埋設された第２導電型（ｐ型）の高不純物
濃度のゲート領域とを具備し、前記チャネル領域を流れ
る電流を前記ゲート領域により制御する静電誘導サイリ
スタにおいて、前記第１主電極領域と前記ゲート領域と
の間に溝を設けると共に、この溝の前記ゲート領域側の
側壁を絶縁膜で覆い、この絶縁膜を介して前記第１主電
極領域の電極が形成されていることを特徴とするもので
ある。
本発明は、第１導電型（ｎ型）の低不純物濃度の半導体
基板の第１の主面の一部に形成された第１導電型（ｎ
型）の高不純物濃度の第１主電極領域と、前記半導体基
板の第２の主面に形成された第２の導電型（ｐ型）の高
不純物濃度の第２主電極領域と、前記第１主電極領域と
前記第２主電極領域間のチャネル領域を挟んで、前記半
導体基板内に埋設された第２導電型（ｐ型）の高不純物
濃度のゲート領域とを具備し、前記チャネル領域を流れ
る電流を前記ゲート領域により制御する静電誘導サイリ
スタにおいて、前記第１主電極領域と前記ゲート領域と
の間に溝を設けると共に、この溝の前記ゲート領域側の
側壁を絶縁膜で覆い、この絶縁膜を介して前記第１主電
極領域の電極が形成されていることを特徴とするもので
ある。
【００１１】
【作用】本発明の静電誘導サイリスタで、ゲートとカソ
ードの間に溝を形成することによって、ゲートとカソー
ドの接合位置は、溝を設けない場合に比べて、ゲート中
の正孔濃度の低い位置に変わる。また、その溝のゲート
側に形成された絶縁膜及びカソード側に形成されたカソ
ード電極は、ゲート・カソード間に逆バイアス電圧を印
加した際、ゲート中の正孔を排斥する。
ードの間に溝を形成することによって、ゲートとカソー
ドの接合位置は、溝を設けない場合に比べて、ゲート中
の正孔濃度の低い位置に変わる。また、その溝のゲート
側に形成された絶縁膜及びカソード側に形成されたカソ
ード電極は、ゲート・カソード間に逆バイアス電圧を印
加した際、ゲート中の正孔を排斥する。
【００１２】
【実施例】本発明の実施例を、図１に基づき詳細に説明
する。前記従来例と同等構成については、同符号を付す
こととし詳細な説明を省略する。図１の静電誘導サイリ
スタは、半導体基板１の表面部分にゲート２とカソード
３とを備えると共に、裏面にアノード４を備え、かつ、
カソード３とアノード４の間に高比抵抗のチャネル領域
５を備えている。そして、半導体基板１の表面からゲー
ト・カソード間の接合付近に溝１１が形成されている。
さらに、溝１１内部のゲート側の側壁は、酸化膜１２に
覆われており、溝１１内部の残りの部分にはカソード電
極６が形成されている。
する。前記従来例と同等構成については、同符号を付す
こととし詳細な説明を省略する。図１の静電誘導サイリ
スタは、半導体基板１の表面部分にゲート２とカソード
３とを備えると共に、裏面にアノード４を備え、かつ、
カソード３とアノード４の間に高比抵抗のチャネル領域
５を備えている。そして、半導体基板１の表面からゲー
ト・カソード間の接合付近に溝１１が形成されている。
さらに、溝１１内部のゲート側の側壁は、酸化膜１２に
覆われており、溝１１内部の残りの部分にはカソード電
極６が形成されている。
【００１３】上記の溝１１によりゲート・カソードの接
合部１３の位置は、半導体基板１の表面から遠ざかるた
め、接合部１３付近のゲート２中の正孔濃度は低くな
る。さらに、ゲート・カソード間がｐ+ ｎ- ｎ+ ダイオ
ードの接合で構成されるように溝１１を設けると、ゲー
ト２とカソード３はｎ- 領域で隔てられるようになり、
接合部１３のキャリア濃度は基板濃度（ｎ- ）まで低下
することになる。
合部１３の位置は、半導体基板１の表面から遠ざかるた
め、接合部１３付近のゲート２中の正孔濃度は低くな
る。さらに、ゲート・カソード間がｐ+ ｎ- ｎ+ ダイオ
ードの接合で構成されるように溝１１を設けると、ゲー
ト２とカソード３はｎ- 領域で隔てられるようになり、
接合部１３のキャリア濃度は基板濃度（ｎ- ）まで低下
することになる。
【００１４】さらに、ゲート・カソード間に逆バイアス
電圧を印加した時、溝１１内部でゲート２側側面に形成
した酸化膜１２及びカソード電極６は、ＭＯＳ形のＩＣ
の絶縁ゲートと同様に働き、ゲート２中の正孔を排斥す
る。そのため、接合近傍のゲート２中の正孔濃度は一層
低下し、ゲート・カソード間の逆耐圧電圧は、従来に比
べ高くなるため、ゲート・カソード間の逆耐圧電圧の最
大値を従来より高くでき、ターンオフ時間の短縮（高速
化）が図れる。
電圧を印加した時、溝１１内部でゲート２側側面に形成
した酸化膜１２及びカソード電極６は、ＭＯＳ形のＩＣ
の絶縁ゲートと同様に働き、ゲート２中の正孔を排斥す
る。そのため、接合近傍のゲート２中の正孔濃度は一層
低下し、ゲート・カソード間の逆耐圧電圧は、従来に比
べ高くなるため、ゲート・カソード間の逆耐圧電圧の最
大値を従来より高くでき、ターンオフ時間の短縮（高速
化）が図れる。
【００１５】溝１１は、例えば、ドライエッチングによ
り形成されるが溝形状については、他の形状と同様、実
施例の形状に限定されるものではなく、個々の半導体装
置の要求特性に応じて最適形状を求めればよい。溝１１
内の酸化膜１２は、例えば、溝１１内壁全面に酸化膜を
形成した後、不要な部分をドライエッチング等により除
去することによって形成できる。また、本実施例では、
第１導電型がｎ型の場合を示したが、全ての導電型を逆
にしてもよい。
り形成されるが溝形状については、他の形状と同様、実
施例の形状に限定されるものではなく、個々の半導体装
置の要求特性に応じて最適形状を求めればよい。溝１１
内の酸化膜１２は、例えば、溝１１内壁全面に酸化膜を
形成した後、不要な部分をドライエッチング等により除
去することによって形成できる。また、本実施例では、
第１導電型がｎ型の場合を示したが、全ての導電型を逆
にしてもよい。
【００１６】
【発明の効果】以上のように構成し、ゲート・カソード
間の接合近傍のゲート中の正孔濃度を低下させることに
より、ゲート・カソード間の逆耐圧電圧を従来に比べて
高くでき、ターンオフ時間の短縮（高速化）が図れる。
間の接合近傍のゲート中の正孔濃度を低下させることに
より、ゲート・カソード間の逆耐圧電圧を従来に比べて
高くでき、ターンオフ時間の短縮（高速化）が図れる。
【図１】本発明の一実施例を示す断面図である。
【図２】従来例を示す半導体基板の断面図である。
１ 半導体基板 ２ ゲート ３ カソード ４ アノード ５ チャネル領域 ６ カソード電極 ７ アノード電極 ８ ゲート電極 ９ 酸化膜 １０ 接合部 １１ 溝 １２ 酸化膜 １３ 接合部
Claims (1)
- 【請求項１】 第１導電型の低不純物濃度の半導体基板
の第１の主面の一部に形成された第１導電型の高不純物
濃度の第１主電極領域と、前記半導体基板の第２の主面
に形成された第２の導電型の高不純物濃度の第２主電極
領域と、前記第１主電極領域と前記第２主電極領域間の
チャネル領域を挟んで、前記半導体基板内に埋設された
第２導電型の高不純物濃度のゲート領域とを具備し、前
記チャネル領域を流れる電流を前記ゲート領域により制
御する静電誘導サイリスタにおいて、前記第１主電極領
域と前記ゲート領域との間に溝を設けると共に、この溝
の前記ゲート領域側の側壁を絶縁膜で覆い、この絶縁膜
を介して前記第１主電極領域の電極が形成されているこ
とを特徴とする静電誘導サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3378093A JPH06252385A (ja) | 1993-02-24 | 1993-02-24 | 静電誘導サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3378093A JPH06252385A (ja) | 1993-02-24 | 1993-02-24 | 静電誘導サイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06252385A true JPH06252385A (ja) | 1994-09-09 |
Family
ID=12395980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3378093A Pending JPH06252385A (ja) | 1993-02-24 | 1993-02-24 | 静電誘導サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06252385A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998010468A1 (en) * | 1996-09-05 | 1998-03-12 | Northrop Grumman Corporation | Static induction transistors |
| CN103594490A (zh) * | 2012-08-13 | 2014-02-19 | 无锡维赛半导体有限公司 | 晶闸管及晶闸管封装件 |
-
1993
- 1993-02-24 JP JP3378093A patent/JPH06252385A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998010468A1 (en) * | 1996-09-05 | 1998-03-12 | Northrop Grumman Corporation | Static induction transistors |
| CN103594490A (zh) * | 2012-08-13 | 2014-02-19 | 无锡维赛半导体有限公司 | 晶闸管及晶闸管封装件 |
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