JPS6123667B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は静電誘導形サイリスタに係り、特に
そのターンオフ時間の短縮を図るための改良に関
するものである。

通常のpnpn構造のサイリスタには、大電力制
御が可能であるが、制御速度が遅く、その上一度
通電が開始されると、何らかの方法で主電流を所
定値（保持電流）以下に低下させなければ通電状
態を停止させることができないという欠点があ
る。また、ゲートターンオフ（Gate Turn Off：
GTO）サイリスタと呼ばれ、制御電極へ電流を
流し込んだりまたは制御電極から電流を引き出し
たりすることによて主電流をオンまたはオフさせ
ることができる機能を持つたサイリスタも提案さ
れているが、このGTOサイリスタには、主電流
をターンオフさせるときの主電流に対する制御電
流の比（電流ゲイン）を大きくすることができな
いこと、ターンオフ時間を短かくすることができ
ないこと、通常のサイリスタに比べて耐圧の温度
特性が悪いこと、主電流密度を小さくする必要が
あるために主電極の面積が大きくなることなどの
欠点がある。

このような欠点を改善するために通常のサイリ
スタを構成するnpn形トランジスタを静電誘導形
トランジスタで置き換えた静電誘導形サイリスタ
が提案されている。

第１図は従来の静電誘導形サイリスタの一例を
示す断面図である。

図において、１は高不純物濃度のp⁺形アノー
ド領域、２はp⁺形アノード領域１の第１の表面
に形成された低不純物濃度のn^-形ベース領域、
３はn^-形ベース領域２の表面部の一部に形成さ
れた高不純物濃度のn⁺形カソード領域、４はn^-
形ベース領域２の表面部にn⁺形カソード領域３
と所定間隔をおいてこれを取り囲んで形成された
高不純物濃度のp⁺形ゲート領域、５はn⁺形カソ
ード領域３の表面およびp⁺形ゲート領域４の表
面を含みn^-形ベース領域２の表面上に形成され
た酸化ケイ素膜、６はn⁺形カソード領域３上の
酸化ケイ素膜５に設けられた窓を通してn⁺形カ
ソード領域３に接続されるように形成されたカソ
ード電極、７はp⁺形ゲート領域４上の酸化ケイ
素膜５に設けられた窓を通してp⁺形ゲート領域
４に接続されるように形成されたゲート電極、８
はp⁺形アノード領域１の第２の表面上に形成さ
れたアノード電極である。

この従来例の静電誘導形サイリスタでは、n^-
形ベース領域２とn⁺形カソード領域３とp⁺形ゲ
ート領域４とで静電誘導形トランジスタが構成さ
れている。この静電誘導形トランジスタは通常の
サイリスタのnpn形トランジスタに対応するもの
である。この静電誘導形トランジスタの動作は本
質的に静電誘導作用であるから、その動作が電流
制御作用であるnpn形トランジスタの動作より高
速にすることができる。通常、p⁺形ゲート領域
４にバイアス電圧を印加しないときは主電流が通
電状態であるいわゆるノーマリーオン形動作のデ
バイスである。勿論、p⁺形ゲート領域４の相互
間の間隔（図示ｄ）とn^-形ベース領域２の抵抗
率とをそれぞれ適当な値に選ぶことによつて、
p⁺形ゲート領域４にバイアス電圧を印加しない
ときは主電流が通電状態にならないいわゆるノー
マリーオフ形動作のデバイスを作ることが可能で
あるが、このノーマリーオフ形動作のデバイスの
動作機構はノーマリーオン形動作のデバイスの動
作機構とほぼ同様であるので、以下ノーマリーオ
ン形動作のデバイスの動作機構について述べる。

まず、p⁺形ゲート領域４とn⁺形カソード領域
３との間に逆バイアス電圧を印加すると、この逆
バイアス電圧によつて、p⁺形ゲート領域４から
図示イのような空乏層がn^-形ベース領域２内に
拡がり、この空乏層によつて主電流通路が塞がれ
たいわゆるピンチオフ状態になる。これによつ
て、p⁺形アノード領域１とｎ⁺形カソード領域３
との間に順方向電圧を印加しても、主電流が通電
状態になるようなことがない。次に、p⁺形アノ
ード領域１とn⁺形カソード領域３との間に順方
向電圧を印加した状態で、p⁺形カソード領域４
とｎ⁺形カソード領域３との間に印加された逆バ
イアス電圧を除去すると主電流の通電が開始され
る。この主電流の阻止状態から通電状態になるま
での過程においては、上記逆バイアス電圧を除去
すると、p⁺形ゲート領域４からn^-形ベース領域
２内に拡がつていた空乏層内にn⁺形カソード領
域３から電子が注入され、この注入された電子が
この空乏層内のイオン化されたドナーイオンを中
和し、この中和によつて空乏層の拡がりが縮少さ
れてp⁺形アノード領域１から注入された正孔と
ともに伝導度変調を起し、この伝導度変調によつ
て低抵抗領域が形成され、この低抵抗領域を通つ
て、主電流の通電が開始される。このときのター
ンオン時間は逆バイアス電圧の除去時点から主電
流の通電開始時点までの時間である。

この従来の静電誘導形サイリスタでは、静電誘
導作用を利用しているために、主電流の阻止状態
から通電状態になるまでのターンオン時間を１μ
sec以下に容易にすることができるので、このタ
ーンオン時間が問題にはならない。しかし、通常
のサイリスタでは、電流制御作用を利用している
ために、ターンオン時間を１μsec以下にするこ
とが至難のことであるのに比べれば大きなメリツ
トがある。

次に、p⁺形ゲート領域４とn⁺形カソード領域
３との間に逆バイアス電圧を印加して主電流の通
電状態から阻止状態にするいわゆるターンオフ機
構について説明する。

当初、n^-形ベース領域２中には、n⁺形カソー
ド領域３から注入された電子、およびp⁺形アノ
ード領域１から注入された正孔が充満している
が、p⁺形ゲート領域４とn⁺形カソード領域３と
の間に逆バイアス電圧が印加されると、p⁺形ゲ
ート領域４には正孔が吸い出され、n⁺形カソー
ド領域３には電子が吸い出されて、p⁺形ゲート
領域４とn⁺形カソード領域３との間に空乏層が
急速に拡がり、この空乏層によつて、一点鎖線で
示すイのように、主電流通路が塞がれるようにな
る。しかるのち、この空乏層とp⁺形アノード領
域１との間にはさまれたn^-形ベース領域２内に
残留する正孔が消滅するに従つて主電流が減少し
てターンオフされる。このターンオフ時間を短縮
するにはn^-形ベース領域２内に残留する正孔を
如何に速く消滅させるかにかかつている。この残
留正孔を速く消滅させる方法として、n^-形ベー
ス領域２中にキヤリヤの寿命を短かくする不純物
を導入する方法がある。この方法は、通常のサイ
リスタ全般において、そのスイツチング速度を早
くする方法として、広く利用されているが、この
方法を用いて、キヤリヤの寿命の短縮化を図るよ
うにすると、順方向の電圧降下が増大したり、高
温時の耐圧が低下したりするなどの好ましくない
現象が発生するという問題がある。

この発明は、上述の問題点に鑑みてなされたも
ので、ターンオフ時にベース領域内に形成される
空乏層とアノード領域との間の上記ベース領域内
に残留するキヤリヤの量ができるだけ少なくなる
ようにすることによつて、ターンオフ時間の短い
静電誘導形サイリスタを提供することを目的とす
る。

第２図はこの発明の第１の実施例の静電誘導形
サイリスタを示す断面図である。

図において、１２はn^-形ベース領域２のp⁺形
アノード領域１との境界部に形成された高不純物
濃度のn⁺形ベース領域である。

この実施例の静電誘導形サイリスタの構造は、
n⁺形ベース領域１２以外は第１図に示した従来
の静電誘導形サイリスタの構造とほぼ同様であ
る。

このようなこの実施例の静電誘導形サイリスタ
では、第１図に示した従来の静電誘導形サイリス
タと同様に、ターンオン時間の短縮を図ることが
できる。その上、n^-形ベース領域２のp⁺形アノ
ード領域１との境界面部にn⁺形ベース領域１２
が設けてあるので、n^-形ベース領域２の厚さと
その抵抗率とを適当な値に設定すれば、ターンオ
フ時においてp⁺形ゲート領域４とn⁺形カソード
領域３との間に逆バイアス電圧を印加したとき、
p⁺形ゲート領域４からn^-形ベース領域２内に拡
がる空乏層が直ちにn⁺形ベース領域１２に到達
するようにすることができる。このとき、p⁺形
ゲート領域４の相互間の間の間げきｄとp⁺形ゲ
ート領域４の先端からn⁺形ベース領域１２まで
の距離とが、例えば／ｄ＝0.5〜10の範囲内
の値になるように設定するのが適当である。

このように、p⁺形ゲート領域４から拡がる空
乏層がn⁺形ベース領域１２に到達するようにす
ると、n^-形ベース領域２内に空乏化されていな
い領域がほとんどなくなり、第１図に示した従来
の静電誘導形サイリスタのようにn^-形ベース領
域２内に残留する正孔がほとんどなく、主電流が
急速に減少してターンオフ時間を一層短縮させる
ことができる。このとき、n⁺形ベース領域１２
内へは空乏層の拡がりがほとんどないが、n⁺形
ベース領域１２内の正孔密度が極端に小さいた
め、ほとんど問題にならない。

この発明の実施例において、n^-形ベース領域
２の厚はなだれ降伏電圧により制限される。たと
えば、n^-形ベース領域２の不純物濃度を２×10¹³
cm^-3とし、耐圧を1500Vとすると、n^-形ベース領
域２の厚みは約100μｍ程度になる。これに比べ
てn⁺形ベース領域１２がない構造のものは、n^-
形ベース領域２の厚みは空乏層の幅によつて制限
されるようになり、n^-形ベース領域２の不純物
濃度を２×10¹³cmとし、耐圧を1500Vとすると、
n^-形ベース領域２の厚みは約300μｍになる。す
なわちこの実施例によりn^-形ベース領域２の厚
みは約1/3にすることができる。

導通状態ではn^-形ベース領域２に過剰キヤリ
アが蓄積されており、ターンオフ時にはこの過剰
キヤリアをp⁺形ゲート領域４から引き出す必要
がある。そのため過剰キヤリア量がーンオフ時間
に影響する。

導通状態での順電圧降下を一定に保つた場合に
は、蓄積される過剰キヤリア量はn^-形ベース領
域２の厚みの２乗に比例する。すなわち、n^-形
ベース領域２の厚みが1/3になると、蓄積される
過剰キヤリア量は約1/10に減少する。

p⁺形ゲート領域４からの引き出し条件が同じ
場合には、キヤリアの引き出しに必要な時間は蓄
積キヤリア量に比例すると考えられるから、ター
ンオフ時間は約10分の１になることが期待され
る。

ところで、この第１の実施例の構造で更に高耐
圧化を図る場合には、n^-形ベース領域２の抵抗
率を一層高くするとともに、その厚さを更に大き
くして、このn^-形ベース領域２内に拡がる空乏
層を一層大きくする必要がある。そうするために
は、n⁺形カソード３とp⁺形ゲート領域４との間
に印加される逆バイアス電圧を更に高くするとと
もに、p⁺形ゲート領域４の相互間の間げきｄを
一層大きくする必要がある。このp⁺形ゲート領
域４の相互間の間げきｄを大きくすると、p⁺形
ゲート領域４の先端部から拡がる空乏層をn⁺形
ベース領域１２の表面に達するようにしても、
n^-形ベース領域２のn⁺形ベース領域１２側のn⁺
形カソード領域３と対向する部分に空乏化されな
い領域が残り、この空乏化されない領域に残留す
る正孔の消滅に要する時間だけターンオフ時間が
長くなる。この点を改善したのがこの発明の第２
の実施例である。

第３図はこの発明の第２の実施例の実施例の静
電誘導形サイリスタを示す断面図である。

図において、１２ａは第２図に示した第１の実
施例のn⁺形ベース領域１２のn⁺形カソード領域
３と対向する一部分をn^-形ベース領域２内に突
出させその表面がp⁺形ゲート領域４の表面から
ほぼ等距離になるようにしたn⁺形ベース領域で
ある。

このような第２の実施例の静電誘導形サイリス
タでは、p⁺形ゲート領域４からn^-形ベース領域
２内に等距離に拡がる空乏層をn⁺形ベース領域
１２ａに到達するようにして、n^-形ベース領域
２内には空乏化されずに残る領域がないようにす
ることができる。従つて、一層高耐圧化を図りな
がら第２図に示した第１の実施例と同様のターン
オフ時間にすることができる。

この第２の実施例では、n⁺形カソード領域３
と対向する一部分の厚さを厚くしたn⁺形ベース
領域１２ａを、均一な厚さのP⁺形アノード領域
１上に形成したが、第４図の断面図に示す第３の
実施例のように、均一な厚さのn⁺形ベース領域
１２ｂをn⁺形カソード領域３と対向する一部分
の厚さを厚くしたp⁺形アノード領域１ａ上に形
成するようにしてもよい。また、第５図の断面図
に示す第４の実施例のように、n^-形ベース領域
２の、n⁺形カソード領域３側と反対側の表面部
のn⁺形カソード領域３と対向する部分に窪みを
設け、このn^-形ベース領域２の表面に隣接して
順次形成されるn⁺形ベース領域１２ｃとp⁺形ア
ノード領域１ｂとのそれぞれの厚さを均一にする
ようにしてもよい。

なお、上記実施例において、ｐ形領域をｎ形領
域とし、ｎ形領域をｐ形領域にした場合において
も、上記実施例と同様の効果のあることは言うま
でもない。

以上、説明したように、この発明の静電誘導形
サイリスタでは、表面部に互いに所定関係位置に
高不純物濃度の第１伝導形のカソード領域と高不
純物濃度の第２伝導形のゲート領域とが形成され
上記表面部と対向する側にこれと隣接して高不純
物濃度の第２伝導形のアノード領域が形成された
低不純物濃度の第１伝導形のベース領域の、上記
アノード領域との境界面部に第１伝導形の高不純
物濃度のベース領域を設けたので、ターンオフ時
において、上記ゲート領域から上記低不純物濃度
のベース領域内に拡がる空乏層が上記高不純物濃
度のベース領域に到達するようにすることができ
る。これによつて、上記低不純物濃度のベース領
域内には空乏化されない領域がほとんどなくな
り、従来の静電誘導形サイリスタのように上記低
不純物濃度のベース領域内に残留するキヤリヤが
ほとんどなく、ターンオフ時間を一層短縮させる
ことができる。

【図面の簡単な説明】

第１図は先行技術による静電誘導形サイリスタ
の一例を示す断面図、第２図〜第５図はそれぞれ
この発明の第１〜第４の実施例の静電誘導形サイ
リスタを示す断面図である。 図において、１，１ａおよび１ｂはそれぞれ高
不純物濃度の第２伝導形のアノード領域、２は低
不純物濃度の第１伝導形のベース領域、３は高不
純物濃度の第１伝導形のカソード領域、４は高不
純物濃度の第２伝導形のゲート領域、１２，１２
ａ，１２ｂおよび１２ｃはそれぞれ第１伝導形の
高不純物濃度のベース領域である。なお、図中同
一符号はそれぞれ同一もしくは相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １ 低不純物濃度の第１伝導形のベース領域、こ
   のベース領域の表面部に互いに所定関係位置に形
   成された高不純物濃度の第１伝導形のカソード領
   域および高不純物濃度の第２伝導形のゲート領
   域、並びに上記ベース領域の上記表面部と対向す
   る側にこれと隣接して形成された高不純物濃度の
   第２伝導形のアノード領域を備えて上記ゲート領
   域の静電誘導作用によつて上記アノード領域と上
   記カソード領域との間に流れる主電流を断続させ
   るものにおいて、上記ベース領域の上記アノード
   領域との境界面部に第１伝導形の高不純物濃度の
   ベース領域を設けたことを特徴とする静電誘導形
   サイリスタ。 ２ 第１伝導形の高不純物濃度のベース領域の、
   高不純物濃度の第１伝導形のカソード領域と対向
   する一部分を低不純物濃度の第１伝導形のベース
   領域内に突出させるようにしたことを特徴とする
   特許請求の範囲第１項記載の静電誘導形サイリス
   タ。