JPS5940300B2 - 静電誘導形スイツチング素子 - Google Patents
静電誘導形スイツチング素子Info
- Publication number
- JPS5940300B2 JPS5940300B2 JP14812776A JP14812776A JPS5940300B2 JP S5940300 B2 JPS5940300 B2 JP S5940300B2 JP 14812776 A JP14812776 A JP 14812776A JP 14812776 A JP14812776 A JP 14812776A JP S5940300 B2 JPS5940300 B2 JP S5940300B2
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- JP
- Japan
- Prior art keywords
- region
- type
- switching element
- main
- gate region
- Prior art date
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- Expired
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Description
【発明の詳細な説明】
この発明は静電誘導形スイッチング素子（以下５１−ス
イッチング素子と略称する）に係り、特にそのスイッチ
ング速度の高速化を図るための改良に関するものである
。
イッチング素子と略称する）に係り、特にそのスイッチ
ング速度の高速化を図るための改良に関するものである
。
第１図は従来の５１−スイッチング素子を示す縦断面図
でめる。
でめる。
図において、１はＮ形不純物の低濃度のＮ 形半導体基
板、２はＮ 形半導体基板１の第１の主面上所要箇所に
形成され主電流を導くＮ形不純物の高濃度のＮ＋形カソ
ード領域、３はＮ＋形カソード領域２を取り囲みもしく
はその両側に設けられ主電流を静電誘導により制御する
Ｐ形不純物の高濃度のｐ＋形ゲート領域、４はＮ−形半
導体基板１の第２の主面上全面に形成され主電流を導く
Ｐ形不純物の高濃度のｐ＋形アノード領域、５はＮ 形
半導体基板１の主電流通路となるチャンネル領域、６は
ｐ＋形ゲート領域３に逆バイアスを印加することによつ
て形成された空乏層の境界線を示す。
板、２はＮ 形半導体基板１の第１の主面上所要箇所に
形成され主電流を導くＮ形不純物の高濃度のＮ＋形カソ
ード領域、３はＮ＋形カソード領域２を取り囲みもしく
はその両側に設けられ主電流を静電誘導により制御する
Ｐ形不純物の高濃度のｐ＋形ゲート領域、４はＮ−形半
導体基板１の第２の主面上全面に形成され主電流を導く
Ｐ形不純物の高濃度のｐ＋形アノード領域、５はＮ 形
半導体基板１の主電流通路となるチャンネル領域、６は
ｐ＋形ゲート領域３に逆バイアスを印加することによつ
て形成された空乏層の境界線を示す。
次に、このように構成された５１−スイッチング素子の
動作について述べる。
動作について述べる。
この５１−スイッチング素子を阻止状態から導通状態に
移動させる（以下ターンオンと呼ぶ）には、ｐ＋形ゲー
ト領域３への逆バイアスの印加によつてＮ 形半導体基
板１内のチャンネル領域５に形成され主電流の流通を阻
止している空乏層の境界線６に示す電位障壁を、ｐ＋形
ゲート領域３への順方向電圧のスイッチングにより低下
させ、チャンネル領域５内に急激にキャリアを注入し、
この注入キャリアによつて生ずる多数の正孔と電子との
混合状態によリターンオンさせる。
移動させる（以下ターンオンと呼ぶ）には、ｐ＋形ゲー
ト領域３への逆バイアスの印加によつてＮ 形半導体基
板１内のチャンネル領域５に形成され主電流の流通を阻
止している空乏層の境界線６に示す電位障壁を、ｐ＋形
ゲート領域３への順方向電圧のスイッチングにより低下
させ、チャンネル領域５内に急激にキャリアを注入し、
この注入キャリアによつて生ずる多数の正孔と電子との
混合状態によリターンオンさせる。
このターンオン時間はｐ＋形ゲート領域３のゲート直列
抵抗Ｒとその分布容量Ｃとの積である時定数ＲＣにより
決定される。この５１−スイッチング素子では、ｐ＋形
ゲート領域３の不純物濃度をできるだけ高くし、かつｐ
＋形ゲート領域３に直接接触して金属電極を形成する構
造にすることによつて上記ゲート直列抵抗Ｒを小さくす
ることができる。
抵抗Ｒとその分布容量Ｃとの積である時定数ＲＣにより
決定される。この５１−スイッチング素子では、ｐ＋形
ゲート領域３の不純物濃度をできるだけ高くし、かつｐ
＋形ゲート領域３に直接接触して金属電極を形成する構
造にすることによつて上記ゲート直列抵抗Ｒを小さくす
ることができる。
更に、主電流がｐ＋形ゲート領域３内を流れないので、
このｐ＋形ゲート領域３とＮ 形半導体基板１とが接す
る接触面積を小さくすることが可能となり、この接触面
積をできるだけ小さくしかつＮ一形半導体基板１の不純
物濃度をできるだけ低くすることによつてｐ＋形ゲート
領域３の分布容量Ｃを小さくすることができる。よつて
、ｐ＋形ゲート領域３の時定数ＲＣを小さくすることが
できるので、上記Ｓ−スイツチング素子のターンオン時
間の短縮を図ることができる。一方、上記ＳＩ−スイツ
チング素子を導通状態から阻止状態へ移行させる（以下
ターンオフと呼ぶ）には、ｐ＋形ゲート領域３への逆方
向電圧のスイツチングによりチヤンネル領域５内に形成
されるｐ＋形ゲート領域３の逆電界によつて上記チヤン
ネル領域５内へのキヤリアの注入を停止させるとともに
このチヤンネル領域５内に著積されているキヤリアを吸
収し、ターンオフさせる。
このｐ＋形ゲート領域３とＮ 形半導体基板１とが接す
る接触面積を小さくすることが可能となり、この接触面
積をできるだけ小さくしかつＮ一形半導体基板１の不純
物濃度をできるだけ低くすることによつてｐ＋形ゲート
領域３の分布容量Ｃを小さくすることができる。よつて
、ｐ＋形ゲート領域３の時定数ＲＣを小さくすることが
できるので、上記Ｓ−スイツチング素子のターンオン時
間の短縮を図ることができる。一方、上記ＳＩ−スイツ
チング素子を導通状態から阻止状態へ移行させる（以下
ターンオフと呼ぶ）には、ｐ＋形ゲート領域３への逆方
向電圧のスイツチングによりチヤンネル領域５内に形成
されるｐ＋形ゲート領域３の逆電界によつて上記チヤン
ネル領域５内へのキヤリアの注入を停止させるとともに
このチヤンネル領域５内に著積されているキヤリアを吸
収し、ターンオフさせる。
このキヤリアを吸収する速度はｐ＋形ゲート領域３の時
定数ＲＣで制限されるので、上記ＳＩスイツチング素子
の主電流の減衰速度も上記時定数ＲＣで制限されること
になる。ところで、ｐ＋形ゲート領域３への逆方向電圧
のスイツチングによつて形成される空乏層の境界線６で
チヤンネル領域５が閉鎖されてしまラと、空乏層の境界
線６とｐ＋形アノード領域４との間のチヤンネル領域５
内に残留する正孔がｐ＋形ゲート領域３に流入すること
ができなくなる。
定数ＲＣで制限されるので、上記ＳＩスイツチング素子
の主電流の減衰速度も上記時定数ＲＣで制限されること
になる。ところで、ｐ＋形ゲート領域３への逆方向電圧
のスイツチングによつて形成される空乏層の境界線６で
チヤンネル領域５が閉鎖されてしまラと、空乏層の境界
線６とｐ＋形アノード領域４との間のチヤンネル領域５
内に残留する正孔がｐ＋形ゲート領域３に流入すること
ができなくなる。
そのため、チヤンネル領域５内に残留する正孔などのキ
ヤリアが再結合によつて消滅するまで上記ＳＩ−スイツ
チング素子の主電流が流れることになり、それだけター
ンオフ時間が長くなる。よつて、上記ＳＩ−スイツチン
グ素子のスイツチング速度の高速化を図るためには、上
述の空乏層の境界線６とｐ＋形アノード領域４との間の
チヤンネル領域５内に残留する過剰正孔を如何に急速に
消滅させ、上記ターンオフ時間の短縮化を図ることが重
要な課題であつた。
ヤリアが再結合によつて消滅するまで上記ＳＩ−スイツ
チング素子の主電流が流れることになり、それだけター
ンオフ時間が長くなる。よつて、上記ＳＩ−スイツチン
グ素子のスイツチング速度の高速化を図るためには、上
述の空乏層の境界線６とｐ＋形アノード領域４との間の
チヤンネル領域５内に残留する過剰正孔を如何に急速に
消滅させ、上記ターンオフ時間の短縮化を図ることが重
要な課題であつた。
この発明は、上述の課題に鑑みてなされたもので、ター
ンオンを制御するゲート領域とは別に、ターンオフ時に
チヤンネル領域内に残留する過剰正孔を吸収するための
ゲート領域をアノード領域の近傍に設けることによつて
、ターンオフ時間の短縮を図り、ＳＩスィツチング素子
のスイツチング蓮度の高速化を図ることが目的である。
ンオンを制御するゲート領域とは別に、ターンオフ時に
チヤンネル領域内に残留する過剰正孔を吸収するための
ゲート領域をアノード領域の近傍に設けることによつて
、ターンオフ時間の短縮を図り、ＳＩスィツチング素子
のスイツチング蓮度の高速化を図ることが目的である。
以下、この考案のＳ−スイツチング素子の一実施例を第
２図に示す縦断面図で説明する。
２図に示す縦断面図で説明する。
図において、１はＮ一形半導体基板、２はＮ−形半導体
基板１の第１の主面上に形成され主電流を導くＮ＋形カ
ソード領域、３ａはＮ＋形カソード領域２を取り囲みも
しくはその両側に設けられ主電流を静電誘導により制御
する第１のｐ＋形ゲート領域、５は主電流通路となるチ
ヤンネル領域、６ａは第１のｐ＋形ゲート領域３ａに逆
バイアスを印加することによつて形成される空乏層の境
界線、３ｂはＮ一形半導体基板１の第２の主面の上記Ｎ
＋形カソード領域２に対向する箇所に形成され上記チヤ
ンネル領域５内に蓄積したキヤリアを吸収するための第
２のｐ＋形ゲート領域、４は第２のｐ＋形ゲート領域３
ｂを取り囲みもしくはその両側に設けられ主電流を導く
ｐ＋形アノード領域、６ｂは第２のｐ＋形ゲート領域３
ｂに逆バイアスを印加することによつて形成される空乏
層の境界線を示す。このように構成されたＳ−スイツチ
ング素子のターンオンについては、その第１のｐ＋形ゲ
ート領域３ａへの順方向電圧のスイツチングによつて可
能であることも、また上記第１のｐ＋形ゲート領域３ａ
のゲート直列抵抗Ｒおよびその分布容量Ｃの低減によつ
てターンオン時間の短縮化を図り得ることも、第１図に
示した従来例と全く同様でろるのでここではその説明を
省略する。
基板１の第１の主面上に形成され主電流を導くＮ＋形カ
ソード領域、３ａはＮ＋形カソード領域２を取り囲みも
しくはその両側に設けられ主電流を静電誘導により制御
する第１のｐ＋形ゲート領域、５は主電流通路となるチ
ヤンネル領域、６ａは第１のｐ＋形ゲート領域３ａに逆
バイアスを印加することによつて形成される空乏層の境
界線、３ｂはＮ一形半導体基板１の第２の主面の上記Ｎ
＋形カソード領域２に対向する箇所に形成され上記チヤ
ンネル領域５内に蓄積したキヤリアを吸収するための第
２のｐ＋形ゲート領域、４は第２のｐ＋形ゲート領域３
ｂを取り囲みもしくはその両側に設けられ主電流を導く
ｐ＋形アノード領域、６ｂは第２のｐ＋形ゲート領域３
ｂに逆バイアスを印加することによつて形成される空乏
層の境界線を示す。このように構成されたＳ−スイツチ
ング素子のターンオンについては、その第１のｐ＋形ゲ
ート領域３ａへの順方向電圧のスイツチングによつて可
能であることも、また上記第１のｐ＋形ゲート領域３ａ
のゲート直列抵抗Ｒおよびその分布容量Ｃの低減によつ
てターンオン時間の短縮化を図り得ることも、第１図に
示した従来例と全く同様でろるのでここではその説明を
省略する。
次に、このＳＩ−スイツチング素子をターンオフさせる
には、第１のｐ＋形ゲート領域３ａへの逆方向電圧の印
加によつて形成された空乏層の境界線６ａで主電流の通
路であるチヤンネル領域５を閉鎖し、チャンネル領域５
内へのキヤリアの注入を停止させ、同時に第２のｐ＋形
ゲート領域３ｂに逆バイアス電圧を印加し６チヤンネル
領域５に蓄積されているキヤリアのうち、この逆バイア
ス電圧によつてチヤンネル領域５内に形成される空乏層
の境界線６ｂ内の残留キヤリアを急速に吸収させる。
には、第１のｐ＋形ゲート領域３ａへの逆方向電圧の印
加によつて形成された空乏層の境界線６ａで主電流の通
路であるチヤンネル領域５を閉鎖し、チャンネル領域５
内へのキヤリアの注入を停止させ、同時に第２のｐ＋形
ゲート領域３ｂに逆バイアス電圧を印加し６チヤンネル
領域５に蓄積されているキヤリアのうち、この逆バイア
ス電圧によつてチヤンネル領域５内に形成される空乏層
の境界線６ｂ内の残留キヤリアを急速に吸収させる。
従つて、ターンオフのために再結合によつて消滅させる
べきキヤリアは大幅に減少する。よつて、このＳＩ−ス
イツチング素子では、上記残留キヤリアによる主電流の
続流を低減することができるので、ターンオフ時間の短
縮を図ることができる。上記第２のｐ＋形ゲート領域３
ｂへの逆バイアス電圧をターンオフ時にのみ印加するの
ではなく常時印加するようにしても差支えない。
べきキヤリアは大幅に減少する。よつて、このＳＩ−ス
イツチング素子では、上記残留キヤリアによる主電流の
続流を低減することができるので、ターンオフ時間の短
縮を図ることができる。上記第２のｐ＋形ゲート領域３
ｂへの逆バイアス電圧をターンオフ時にのみ印加するの
ではなく常時印加するようにしても差支えない。
このＳＩスイツチング素子のｐ＋形アノード領域４ａと
第２のｐ＋形ゲート領域３ｂとの間に耐圧を向上させる
ために、従来プレーナ形構造半導体装置の高耐圧化に用
いられている例えばガードリング構造もしくはフイール
ドプレート構造などの構造を用いることができる。
第２のｐ＋形ゲート領域３ｂとの間に耐圧を向上させる
ために、従来プレーナ形構造半導体装置の高耐圧化に用
いられている例えばガードリング構造もしくはフイール
ドプレート構造などの構造を用いることができる。
なふ・、これまで、Ｎ形不純物の低濃度のＮ一形半導体
基板を用いて構成されたＳＩ−スイツチング素子につい
て述べてきたが、この発明はこれに限らず、Ｐ形不純物
の低濃度のＰ一形半導体基板もしくは真性に近い半導体
基板を用いて構成されたＳ−スイツチング素子に適用す
ることができる。
基板を用いて構成されたＳＩ−スイツチング素子につい
て述べてきたが、この発明はこれに限らず、Ｐ形不純物
の低濃度のＰ一形半導体基板もしくは真性に近い半導体
基板を用いて構成されたＳ−スイツチング素子に適用す
ることができる。
以上詳述したように、この発明の静電誘導形スイツチン
グ素子は、Ｎ一形（もしくはＰ一形）の半導体基板また
は真性に近い半導体基板の第１の主面に形成された主電
流を導くＮ＋形（もしくはｐ＋形）の第１の主極領域と
、この第１の主極領域を取り囲みもしくはその両側に設
けられ上記主電流を静電誘導により制御するｐ＋形（も
しくはＮ＋形）の第１のゲート領域と、上記半導体基板
の第２の主面の上記第１の主極領域に対向する箇所に形
成され上記主電流の電流通路に蓄積されたキヤリアを吸
収するｐ＋形（もしくはＮ＋形）の第２のゲート領域と
、この第２のゲート領域を取り囲みもしくはその両側に
設けられ上記主電流を導くｐ＋形（もしくはＮ＋形）の
第２の主極領域とで構成されている。よつて、上記静電
誘導形スイツチング素子では、上記第１のゲート領域に
逆方向電圧を印加することによつて形成される空乏層の
境界線で上記主電流の電流通路を閉鎖し、この電流通路
内へのキヤリアの注入を停止させると同時にもしくは常
時印加された上記第２のゲート領域への逆バイアス電圧
によつて、上記主電流の電流通路に蓄積されたキヤリア
を急速に吸収し、ターンオフすることができるので、上
記蓄積キヤリアの急速吸収によりこの蓄積キヤリアによ
る主電流の続流を低減し、ターンオフ時間の短縮を図る
ことができる。
グ素子は、Ｎ一形（もしくはＰ一形）の半導体基板また
は真性に近い半導体基板の第１の主面に形成された主電
流を導くＮ＋形（もしくはｐ＋形）の第１の主極領域と
、この第１の主極領域を取り囲みもしくはその両側に設
けられ上記主電流を静電誘導により制御するｐ＋形（も
しくはＮ＋形）の第１のゲート領域と、上記半導体基板
の第２の主面の上記第１の主極領域に対向する箇所に形
成され上記主電流の電流通路に蓄積されたキヤリアを吸
収するｐ＋形（もしくはＮ＋形）の第２のゲート領域と
、この第２のゲート領域を取り囲みもしくはその両側に
設けられ上記主電流を導くｐ＋形（もしくはＮ＋形）の
第２の主極領域とで構成されている。よつて、上記静電
誘導形スイツチング素子では、上記第１のゲート領域に
逆方向電圧を印加することによつて形成される空乏層の
境界線で上記主電流の電流通路を閉鎖し、この電流通路
内へのキヤリアの注入を停止させると同時にもしくは常
時印加された上記第２のゲート領域への逆バイアス電圧
によつて、上記主電流の電流通路に蓄積されたキヤリア
を急速に吸収し、ターンオフすることができるので、上
記蓄積キヤリアの急速吸収によりこの蓄積キヤリアによ
る主電流の続流を低減し、ターンオフ時間の短縮を図る
ことができる。
第１図は従来の静電誘導形スイツチング素子を示す縦断
面図、第２図はこの発明の静電誘導形スイツチング素子
の一実施例を示す縦断面図である。 ＋図において、１はＮ一形半導体基板、２はＮ形カソー
ド領域、３，３ａ，３ｂはｐ＋形ゲート領域、４，４ａ
はｐ＋形アノード領域、５はチヤンネル領域、６，６ａ
，６ｂは空乏層の境界線を示す。
面図、第２図はこの発明の静電誘導形スイツチング素子
の一実施例を示す縦断面図である。 ＋図において、１はＮ一形半導体基板、２はＮ形カソー
ド領域、３，３ａ，３ｂはｐ＋形ゲート領域、４，４ａ
はｐ＋形アノード領域、５はチヤンネル領域、６，６ａ
，６ｂは空乏層の境界線を示す。
Claims (1)
- １ 第１の導電形の低不純物濃度の半導体基板もしくは
真性に近い半導体基板、この半導体基板の第１の主面の
所要箇所に形成され主電流を導く第１の伝導形の高不純
物濃度の第１の主極領域、この第１の主極領域を取り囲
みもしくはその両側に設けられ上記主電流を静電誘導に
より制御する第２の伝導形の高不純物濃度の第１のゲー
ト領域、上記半導体基板の第２の主面の上記第１の主極
領域に対向する箇所に形成され少くとも上記主電流の遮
断時に上記主電流の電流通路に蓄積されたキャリアを吸
収する第２の伝導形の高不純物濃度の第２のゲート領域
、およびこの第２のゲート領域を取り囲みもしくはその
両側に設けられ上記主電流を導く第２の伝導形の高不純
物濃度の第２の主極領域を備えてなる静電誘導形スイッ
チング素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14812776A JPS5940300B2 (ja) | 1976-12-08 | 1976-12-08 | 静電誘導形スイツチング素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14812776A JPS5940300B2 (ja) | 1976-12-08 | 1976-12-08 | 静電誘導形スイツチング素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5372477A JPS5372477A (en) | 1978-06-27 |
| JPS5940300B2 true JPS5940300B2 (ja) | 1984-09-29 |
Family
ID=15445853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14812776A Expired JPS5940300B2 (ja) | 1976-12-08 | 1976-12-08 | 静電誘導形スイツチング素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5940300B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5406096A (en) * | 1993-02-22 | 1995-04-11 | Texas Instruments Incorporated | Device and method for high performance high voltage operation |
-
1976
- 1976-12-08 JP JP14812776A patent/JPS5940300B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5372477A (en) | 1978-06-27 |
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