KR100476849B1 - 전계 형성 영역을 포함한 반도체 스위칭 소자 - Google Patents

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Abstract

본 발명은 적어도 하나의 제 2 도전형 영역(4)이 매립되는 제 1 도전형 반도체 바디(1)를 포함한 반도체 스위칭 소자에 관한 것이다. 상기 영역(4)은 제 2 도전형의 다른 영역(7)에 의해 간격을 두고 웰 형태로 둘러싸이고, 상기 영역(7)은 적어도 하나의 위치에서 반도체 바디(1)의 채널(8)에 의해 차단되고, 차단이 일어날 경우 공핍되지 않을 정도로 하이 도핑된다.

Description

전계 형성 영역을 포함한 반도체 스위칭 소자 {SEMICONDUCTOR ELEMENT WITH FIELD-FORMING AREAS}
본 발명은 5 x 1013 전하 캐리어㎝-3 이상의 도핑 농도를 가지고, 서로 마주 놓인 2 개의 표면에 각각 적어도 하나의 전극이 제공되며, 상기 전극 중 적어도 하나는 제 1 도전형에 반대되는 제 2 도전형 반도체 영역과 콘택되도록 구성된, 제 1 도전형의 반도체 바디를 포함한 반도체 스위칭 소자에 관한 것이다. 본 발명은 특히 이러한 반도체 스위칭 소자용 에지 구조물에 관한 것이다.
공지된 바와 같이, 실리콘 출력 소자의 최소 기본 도핑 농도는 대략 8 x 1012 전하 캐리어 ㎝-3 이다. 상기 기본 도핑의 경우, pn-접합부를 포함하는 반도체 바디의 벌크 역방향 전압은 실온에서 10 kV 이다.
단결정 실리콘의 경우 300°K, 즉 실온에서 열적으로 발생된 전자 정공 쌍의 진성 반도체 밀도는 대략 1.38 x 1010 전하 캐리어 ㎝-3 이다. 이러한 1010 전하 캐리어 ㎝-3 크기의 농도는 거의 3배만큼 더 높은 8 x 1012 전하 캐리어 ㎝-3 의 기본 농도에 비해 보통 무시될 수 있다.
그러나 진성 밀도가 온도에 따라 지수 함수적으로 상승함으로써, 도핑 농도가 낮을 경우에도 진성 밀도는 기본 도핑 농도에 도달할 수 있다. 따라서 이미 150℃(이 경우 "고유 온도")에 도달된 진성 밀도는 예컨대 대략 1 x 1013 전하 캐리어 ㎝-3 의 기본 농도에 상응하게 된다. 달리 말해서, 반도체 스위칭 소자의 온도가 고유 범위에 있으면, 역방향 전류는 열적으로 발생된 전자 정공 쌍에 의해서 강하게 상승된다.
이와 같은 물리적인 조건은 전압이 20 kV 이상으로 발생되는 전기 공학에서 반도체 스위칭 소자의 사용 가능성을 제한한다. 그럼에도 불구하고 그와 같이 높은 전압을 제어할 수 있도록, 다수의 반도체 스위칭 소자의 직렬 연결이 사용된다. 또한 실리콘에서 예컨대 1 x 1013 전하 캐리어 ㎝-3 이하의 낮은 기본 도핑 농도를 가진 반도체 스위칭 소자에서는, 상승되는 진성 밀도에 의한 상기와 같이 높은 역방향 전류를 방지하기 위해, 최대 작동 온도가 대략 100℃ 이상으로 상승되어서는 안 된다.
EP-B1-0 344 514에는, 캐소드측 전극에 의해 인접한 p-기본 층과 접촉된 n-이미터 층 및 애노드측 전극에 의해 인접한 n-기본 층과 접촉된 p-이미터 층을 포함하며, 상기 기본 층은 차단 상태에서 사이리스터가 역방향 바이어스 되는 pn-접합부에 의해 서로 분리되도록 구성된 반도체 바디를 가진 차단 가능한 사이리스터가 공지되어 있다. 상기 기본 층들 중 하나에는, 사이리스터를 오프시키는 턴-오프 전압 펄스가 공급될 수 있는 게이트 전극이 제공된다. 상기 게이트 전극에 의해 접촉되지 않은 기본 층에는, 외부 전위와 접속되지 않고 실제로 pn-접합부에 대해 평행하게 연장되며 상기 기본 층에 대해 반대로 도핑된, 반도체 바디의 두께에 비해 얇은 적어도 하나의 반도체 층이 삽입되며, 상기 pn-접합부로부터 반도체 층까지의 간격은 사이리스터의 차단의 경우에 상기 pn-접합부에서 형성되는 공간 전하 영역의 최대 전계 강도가 차단시 공핍될 전하 캐리어와 관련하여 애벌란시 항복을 야기하는 임계값 이하의 값으로 제한될 정도로 작게 선택된다. 상기 기본 층내에 삽입되고 상기 기본 층에 반대로 도핑된 반도체 층에는 관통하는 차단부(cutout)가 제공되며, 상기 차단부의 크기는 횡방향으로 볼 때, 사이리스터의 차단시 각각 인접하도록 구성되는 공간 전하 영역의 두께에 비해 작다. 이 경우 차단부는 상기 반도체 층의 격자형 구조물이 형성되도록 배치될 수 있다. 상기 차단부에 의해 사이리스터의 점화 특성이 개선된다.
도 1은 구조화된 반도체 바디 및 에지 영역에서 관통하는 제 2 도전형 영역을 포함한 다이오드의 단면도이며,
도 2는 구조화된 반도체 바디 및 에지 영역에서 중단된 제 2 도전형 영역을 포함한 다이오드의 단면도이고,
도 3은 구조화된 반도체 바디 및 에지 영역에서 관통하는 제 2 도전형 영역 및 에지 영역으로부터 전하 캐리어를 차폐시키기 위해 형성된 절연 영역을 포함한 다이오드의 단면도이며,
도 4는 구조화된 반도체 바디 및 에지 영역에서 중단된 제 2 도전형 영역을 포함한 MOS-전계 효과 트랜지스터의 단면도이고,
도 5는 도 4의 MOS-전계 효과 트랜지스터와는 반대로 자기 저항기가 제공되지 않은, 구조화된 반도체 바디 및 에지 영역에서 중단된 제 2 도전형 영역을 포함한 MOS-전계 효과 트랜지스터의 단면도이며,
도 6은 주입기를 포함한 MOS-전계 효과 트랜지스터의 단면도이다.
본 발명의 목적은, 높은 고유 온도를 특징으로 하고 고전압의 인가에도 불구하고 큰 역방향 전류가 방지되는 반도체 스위칭 소자를 제공하는 것이다.
상기 목적은 서두에 언급된 방식의 반도체 스위칭 소자에서 본 발명에 따라, 반도체 바디내에서 제 2 도전형 영역에 대해 간격을 두고, 상기 제 2 도전형 영역을 웰(well) 형태로 둘러싸고, 각각 적어도 하나의 위치에서 반도체 바디의 채널에 의해 차단된 제 2 도전형의 영역이 제공되고, 상기 제 2 도전형 영역은 상기 제 2 도전형 영역과 반도체 바디 사이에 형성된 pn-접합부가 역방향 바이어스 될 경우 전하 캐리어가 완전히 제거되지 않도록 하이 도핑됨으로써 달성된다.
또한 본 발명은 제 1 도전형 반도체 바디를 포함한 반도체 스위칭 소자를 제공한다. 제 2 도전형 영역은 5 x 1013 전하 캐리어 ㎝-3 보다 큰 기본 도핑 농도를 가진 임의의 개수의 제 1 도전형 영역이 반도체 바디내에 존재하도록 상기 제 1 도전형 반도체 바디내에 매립된다. 상기 제 1 도전형 영역은 제 2 도전형 영역을 관통하는 채널을 통해 서로 연결된다. 제 2 도전형 영역내 도핑 농도는, 반도체 스위칭 소자가 역방향 바이어스 될 경우 상기 영역에서 전하 캐리어가 완전히 공핍되지 않도록 정해진다.
바람직하게 상기 제 2 도전형 영역은 웰 형태로 제 2 도전형 영역 주위에 간격을 두고 배치되며, 상기 제 1 도전형 채널에 의해 중단된다. 역방향 바이어스의 경우 제 1 도전형 영역에서는 사다리꼴 진행 곡선을 가진 전계가 형성되며, 상기 "전계 강도 사다리"의 길이는 제 1 도전형 각 영역의 길이에 의해, 즉 제 2 도전형의 인접한 2개 영역 사이의 간격에 의해 정해진다. 각각 제 1 도전형 영역을 서로 연결시키는 제 1 도전형 채널에 의해 중단되는 각 경우의 제 2 도전형 영역의 개수가 증가됨으로써, 임의의 다수의 "전계 강도 사다리"가 서로 나란히 열 지어 배치될 수 있고, 이것은 역방향 전압의 상응하는 증가를 야기한다.
각각 비교 가능한 역방향 전압이 인가되는 경우에는, 반도체 바디내에서의, 즉 제 1 도전형 영역내에서의 비교적 높은 기본 도핑 농도에 의해, 고유 온도는 균일하게 도핑된 반도체 바디의 경우보다 훨씬 더 높다. 이로 인해, 작동 온도와 관련한 전술한 제한은 최대 100℃ 이하로 명백하게 완화된다.
본 발명에 따른 반도체 스위칭 소자에서 반도체 바디는, 상기 "전계 강도 사다리"의 직렬 연결에 의해, 반도체 바디의 기본 도핑 농도와 고유 온도가 더 이상 감소되지 않으면서, 실제로 임의의 역방향 전압에 도달될 수 있도록 형성된다. 상기 "전계 강도 사다리"의 직렬 연결은 에지 구조물에서 공간 전하 영역용 전압 분할기로 작용하는 전계 링 시스템과 비교될 수 있다.
바람직하게 반도체 바디의 체적에서 임계 전계 강도 이상의 전계의 피크 값을 피하기 위해, 제 2 도전형 영역은 개별 전계 강도 사다리의 공간 전하 영역이 반도체 바디의 표면에 도달하도록, 또는 웰 형태로 배치된 제 2 도전형 영역의 다음 "층" 까지 도달하도록 설계된다.
제 2 도전형 영역 사이에서 뻗는 제 1 도전형 채널이 전술한 바와 같이 상기 영역에 의해 형성된 제 1 도전형 영역을 연결시킴으로써, 작동 전류가 상기 채널을 통해 흐를 수 있게 된다. 상기 채널은 그 내부에서 더 이상 전계 피크가 발생하지 않도록 설계된다.
반도체 스위칭 소자의 에지 영역으로부터 전하 캐리어를 차폐시키기 위해, 예컨대 이산화규소층으로 이루어진 절연 영역이 반도체 바디내에 형성될 수 있다.
본 발명은 바람직한 방법으로 다이오드, 사이리스터, 트랜지스터, IGBT 및 그 외 공지된 반도체-출력 소자에 적용될 수 있다.
본 발명은 도면을 참조하여 하기에서 더 자세히 설명된다.
도면에서 서로 상응하는 부품에는 각각 동일한 부호가 제공된다. 또한 도면에서는 개관을 명확하게 하기 위해 실제로 모든 단면부가 빗금으로 표시되지는 않았다.
또한 도시된 실시예에서 각 도전형은 물론 반대로 될 수 있다.
도 1은 5 x 1013 전하 캐리어 ㎝-3 이거나 또는 그 이상의 기본 도핑 농도를 가진 n--도전 반도체 층(3) 및 n+-도전 반도체 기판(2)으로 이루어진 반도체 바디(1)를 보여준다.
캐소드(K)가 반도체 기판(2)과 접속되는 반면, 애노드(A)는 p+-도전 영역(4)에 접속된다.
자기 저항기(5)는 반도체 바디(1)의 상부면 또는 예컨대 이산화규소로 이루어진 자세히 도시되지 않은 절연 층 내부에 제공된다. 또한 n+-도전 보호 링(6)은 자기 저항기(5)쪽으로 향한 반도체 바디(1)의 표면에 매립된다. 상기 보호 링(6)은 자기 저항기(5)와 같이 그 에지 영역에서 다이오드의 파괴 강도를 상승시키는 데 이용된다.
본 발명에 따라, 간격을 두고 영역(4)을 웰 형태로 둘러싸고, 영역(4) 하부에 있는 드리프트 영역에서 채널(8)로 가로막혀 있으며, 채널(8)을 통해 애노드(A)와 캐소드(K) 사이에서 작동 전류가 흐를 수 있는 p-도전 영역(7)이 제공된다.
상기 영역(7)은 애노드(A)와 캐소드(K) 사이의 역방향 전압이 인가될 때의 역방향 바이어스시 상기 전하 캐리어가 완전히 공핍되지는 않도록 하이 도핑된다.
도 2는, 상기 영역(7)이 에지 영역에서도 다수의 채널(8)에 의해 중단됨으로써 도 1의 실시예와 구분되는 본 발명의 다른 실시예를 보여준다. 또한 본 실시예에서 개략적으로 채널(8) 중 하나에서 점선(9)으로 "전계 강도 사다리"가 표시된다. 상기 전계 강도 사다리의 길이는 영역(7) 사이의 반도체 바디(1)의 길이에 의해, 즉 제 1 도전형 채널(8)의 폭에 의해 결정된다. 즉, 상기 전계 강도 사다리의 길이는 인접한 2개의 제 2 도전형 영역 사이의 간격에 좌우된다. 제 2 도전형 영역(7)의 개수를 상응하게 증가시킴으로써, 실제로 임의의 개수의 전계 강도 사다리가 나란히 열 지어 배치될 수 있고, 이것은 역방향 전압의 상응하는 상승을 야기한다.
도 3은 - 도 1의 실시예에서와 유사하게 - 에지 영역에서 p-도전 영역(7)이 연속함으로써, 채널(8)이 단지 다이오드의 드리프트 영역에만 존재하는 본 발명의 다른 실시예를 보여준다. 또한 본 실시예에서는 예컨대 이산화규소로 이루어진 절연 영역(10)이 제공되고, 상기 영역은 링형으로 영역(4)의 하부영역을 둘러싸며, 전하 캐리어는 에지 영역으로부터 차폐된다. 이에 상응하여 상기 실시예에서는 자기 저항기(5)가 제공되지 않는다.
도 4는 이미터 전극(E), 게이트 전극(G) 및 컬렉터 전극(C)을 포함한 MOS-전계 효과 트랜지스터를 보여준다. 컬렉터 전극(C)이 p+-도전 영역(11)과 접속되는 반면, 이미터 전극(E)은 p-도전 영역(12) 및 n-도전 영역(13)에 접속되고, 게이트 전극(G)은 영역(12)으로 형성된 채널 영역의 상부에 위치하고, 통상적으로 예컨대 이산화규소로 이루어진 절연층에 의해 반도체 바디로부터 분리된다. 상기 실시예에서는 도 2와 유사하게 p-도전 영역(7)이 간격을 두고 영역(12 및 13)을 둘러싸며, 이 경우 상기 영역은 각각 반도체 바디(2)의 채널(8)에 의해 분리된다. 또한 상기 MOS-전계 효과 트랜지스터의 에지 영역에 파괴 강도를 상승시키기 위해 자기 저항기(5)가 제공된다.
도 5는 도 4의 MOS-전계 효과 트랜지스터에 상응하기는 하지만 자기 저항기(5)를 포함하지 않은 MOS-전계 효과 트랜지스터를 포함한 본 발명의 다른 실시예를 보여준다.
도 1 및 도 2에 도시된 바와 같이, 자기 저항기(5)는 p-도전 영역(5)과 접속될 수 있다. 그러나 도 4에 도시된 바와 같이 상기 자기 저항기는 플로우팅 될 수도 있다.
도 6은 반도체 바디가 반도체 층(3) 대신 다수의 상이한 도핑 에피택셜 층(16,17 및 18)으로 이루어지고, 상기 층 사이에 예컨대 이온 주입에 의해 각각 영역(7)이 제공되는 본 발명의 다른 실시예를 보여준다. 이와 관련하여 도 1 내지 도 5의 선행 실시예에서도 개별 영역(5)은 동일하게 도핑된 개별 층 및 이온 주입 단계의 상응하는 디포짓에 의해 발생될 수 있다는 것을 알 수 있다. 또한 도 6의 실시예에서는 소오스-금속층(19), 이산화규소로 이루어진 절연 층(20), 예컨대 도핑된 다결정 실리콘으로 이루어진 게이트 전극(21) 및 p-도전 영역(22)이 도시된다. 상기 p-도전 영역(22)대신에 경 주입기, 예컨대 쇼트키-배리어 층도 제공될 수 있다. 상기 영역(22)은 기판(2)과 동일한 층 두께를 가지거나 또는 그보다 더 두꺼운 층 두께를 가질 수 있다.

Claims (11)

  1. 5 x 1013 전하 캐리어㎝-3 이상의 제 1 도핑 농도를 가지며, 서로 마주 놓인 제 1 표면 및 제 2 표면을 갖는 제 1 도전형의 반도체 바디(1);
    상기 제 1 표면상에 배치된 적어도 하나의 제 1 전극(A) 및 상기 제 2 표면상에 배치된 적어도 하나의 제 2 전극(K);
    상기 제 1 도전형에 반대되는 제 2 도전형의 반도체 영역(4);
    상기 제 2 도전형의 반도체 영역(4)과 상기 반도체 바디(1) 사이에 형성된 pn-접합부; 및
    상기 반도체 바디(1)에 제공되는 제 2 도전형의 반도체 영역들(7)을 포함하며,
    상기 제 1 및 제 2 전극 중 적어도 하나는 상기 제 2 도전형의 반도체 영역(4)과 접촉하고,
    상기 반도체 영역들(7)은 상기 제 2 도전형의 반도체 영역(4)으로부터 각각 간격을 두고 상기 제 2 도전형의 반도체 영역(4)을 웰 형태로 둘러싸도록 배치되고,
    상기 반도체 영역들(7)은 상기 반도체 바디(1)에 의해 형성된 채널(8)에 의해 각각 적어도 하나의 위치에서 차단되며,
    상기 제 2 도전형의 반도체 영역들(7)은 상기 pn-접합부의 역방향 바이어스시 전하 캐리어가 완전히 공핍되지 않는 정도의 제 2 도핑 농도를 갖는 것을 특징으로 하는 반도체 스위칭 소자.
  2. 제 1항에 있어서,
    역방향 전압을 상승시키기 위해, 상기 제 2 도전형의 반도체 영역(7)이 상기 반도체 바디(1)의 채널(8)에 의해 여러 위치에서 차단되는 것을 특징으로 하는 반도체 스위칭 소자.
  3. 제 1항 또는 제 2항에 있어서,
    상기 채널(8)은 역방향 전압이 인가될 경우 상기 채널에서 전계 피크가 발생되지 않도록 설계되는 것을 특징으로 하는 반도체 스위칭 소자.
  4. 제 1항 또는 제 2항에 있어서,
    상기 채널(8)이 상기 반도체 바디(1)의 드리프트 영역에 제공되는 것을 특징으로 하는 반도체 스위칭 소자.
  5. 제 1항 또는 제 2항에 있어서,
    상기 채널(8)이 상기 반도체 바디(1)의 에지 영역에 제공되는 것을 특징으로 하는 반도체 스위칭 소자.
  6. 제 1항 또는 제 2항에 있어서,
    상기 에지 영역으로부터 전하 캐리어를 차폐시키기 위한 절연 영역(10)이 형성되는 것을 특징으로 하는 반도체 스위칭 소자.
  7. 제 1항 또는 제 2항에 있어서,
    상기 제 1 및 제 2 표면 중 적어도 하나에 주입기(22)가 제공되는 것을 특징으로 하는 반도체 스위칭 소자.
  8. 제 1항 또는 제 2항에 있어서,
    상기 제 2 도전형의 반도체 영역(4)을 둘러싸는 상기 반도체 바디(1)의 표면에 자기 저항기(5)가 제공되는 것을 특징으로 하는 반도체 스위칭 소자.
  9. 제 1항 또는 제 2항에 있어서,
    상기 반도체 바디(1)의 에지를 둘러싸는 하이 도핑된 제 1 도전형의 보호 링 영역(6)이 제공되는 것을 특징으로 하는 반도체 스위칭 소자.
  10. 제 1항 또는 제 2항에 있어서,
    상기 반도체 스위칭 소자가 n-도전형인 것을 특징으로 하는 반도체 스위칭 소자.
  11. 제 1항 또는 제 2항에 있어서,
    상기 반도체 스위칭 소자가 다이오드, MOS-트랜지스터 또는 사이리스터인 것을 특징으로 하는 반도체 스위칭 소자.
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