JP2020088054A - パワー半導体装置 - Google Patents

Abstract

【課題】表面の電界強度を緩和し、狭領域で高耐圧を実現可能で、周辺環境の影響を受け難く、高信頼性のパワー半導体装置を提供する。【解決手段】パワー半導体装置１は、主半導体デバイス領域１２０と、平面視において、主半導体デバイス領域１２０の周囲に配置された電界緩和領域１６０とを備え、電界緩和領域１６０は、第１導電型の高抵抗半導体層１８と、高抵抗半導体層１８上に配置されたエピタキシャル層２８Ｅと、高抵抗半導体層１８とエピタキシャル層２８Ｅとの間に埋め込まれて配置された複数本の第２導電型の埋め込みフィールドリミッティングリング領域ＦＬ１〜ＦＬｎとを備える。埋め込みフィールドリミッティングリング領域ＦＬ１〜ＦＬｎは、電気的にフローティングであると共に、隣接する埋め込みフィールドリミッティングリング領域間の間隔を変更する。【選択図】図３

Description

本実施の形態は、パワー半導体装置に関する。

静電誘導型半導体デバイスには、静電誘導トランジスタ（SIT Static Induction Transistor：以下、ＳＩＴと記す）や、静電誘導サイリスタ（Static Induction Thyristor：以下、ＳＩＴｈｙと記す）がある。

静電誘導型半導体デバイスは、チャネルを導通する電流を静電誘導電界効果により制御可能であることから、高速スイッチングが可能である。また、マルチチャンネル化することで、大電流化が可能である。また、埋め込みｐｎ接合ゲート構造の静電誘導サイリスタでは、数ｋＶ程度の高耐圧化も実現されている。

一般に、サイリスタやトランジスタ等のパワーデバイスは、オフ動作時の耐圧を向上させるために、ｐ型のゲート領域の周りにフィールドリミッティングリング（Field Limiting Ring: 以下、ＦＬＲと記す）を形成している。ＦＬＲは、通常、ｎ型半導体領域にｐ型半導体領域をリング状に形成することで構成される例が多い。

特開１９９６−４６１７８号公報 特開２０１６−１８７００６号公報

本実施の形態は、表面の電界強度を緩和し、狭領域で高耐圧を実現可能で、周辺環境の影響を受け難く、高信頼性のパワー半導体装置を提供する。

本実施の形態の一態様によれば、主半導体デバイス領域と、平面視において、前記主半導体デバイス領域の周囲に配置された電界緩和領域とを備え、前記電界緩和領域は、第１導電型の高抵抗半導体層と、前記高抵抗半導体層上に配置されたエピタキシャル層と、前記高抵抗半導体層と前記エピタキシャル層との間に埋め込まれて配置された複数本の第２導電型の埋め込みフィールドリミッティングリング領域とを備え、前記埋め込みフィールドリミッティングリング領域は、電気的にフローティングであると共に、隣接する前記埋め込みフィールドリミッティングリング領域間の間隔を変更する、パワー半導体装置が提供される。

本実施の形態によれば、表面の電界強度を緩和し、狭領域で高耐圧を実現可能で、周辺環境の影響を受け難く、高信頼性のパワー半導体装置を提供することができる。

本技術を適用した一実施の形態に係るパワー半導体装置の模式的平面パターン構成図。 （ａ）本技術を適用した一実施の形態に係るパワー半導体装置の主半導体デバイス領域の一部分の拡大された模式的平面パターン構成図、（ｂ）図２（ａ）のＩ−Ｉ線に沿う模式的断面構造図。 本技術を適用した一実施の形態に係るパワー半導体装置の電界緩和領域であって、（ａ）図１のＩＩ−ＩＩ線に沿うフローティング・フィールド・リミッティング・リング（Floating Field Limiting Ring:以下、Ｆ−ＦＬＲと記す）の模式的断面構造図、（ｂ）Ｆ−ＦＬＲの別の構成例の模式的断面構造図。 本技術を適用した一実施の形態に係るパワー半導体装置の電界緩和領域であって、（ａ）図１のＩＩ−ＩＩ線に沿うＦ−ＦＬＲの更に別の構成例の模式的断面構造図、（ｂ）ＦＬＲの更に別の構成例の模式的断面構造図。 比較例に係るフィールド・リミッティング・リング（Field Limiting Ring:以下、ＦＬＲと記す）構造の拡大された模式的断面構造図。 本技術を適用した一実施の形態に係るパワー半導体装置において、（ａ）ｎ型エピタキシャル層を用いるＦ−ＦＬＲの拡大された模式的断面構造図、（ｂ）ｐ型エピタキシャル層を用いるＦ−ＦＬＲの拡大された模式的断面構造図。 本技術を適用した一実施の形態に係るパワー半導体装置において、エピタキシャル層内の不純物濃度分布例を示す模式図。 本技術を適用した一実施の形態に係るパワー半導体装置において、順方向電圧（Ｖ_AG）６ｋＶ印加時の電界緩和領域の空乏層の広がりのシミュレーション結果を示す図。 本技術を適用した一実施の形態に係るパワー半導体装置において、負担電圧ＢＶｉ（Ｖ）とＦ−ＦＬＲｉ（ｉ＝１〜２１）との関係を示す図。 図９のＦ−ＦＬＲｉ（ｉ＝１〜２１）と負担電圧ＢＶｉ（Ｖ）の値との関係を示す図。

次に、図面を参照して、本実施の形態について説明する。以下に説明する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各構成部品の厚みと平面寸法との関係等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

また、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、各構成部品の材質、形状、構造、配置等を特定するものではない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。

（パワー半導体装置の平面パターン構成）
本技術を適用した一実施の形態に係るパワー半導体装置１は、図１に示すように、上面から見た外形がほぼトラック形状で、中央部分に、ほぼ矩形状の主半導体デバイス領域１２０が配置され、最外周の部分にチャネルストップリング（ＣＳＲ）１４０が配置される。また、主半導体デバイス領域１２０の周囲、すなわち、主半導体デバイス領域１２０とＣＳＲ１４０の間に、電界集中を緩和するための電界緩和領域１６０が配置される。図１では、電界緩和領域１６０に、１本以上のＦ−ＦＬＲ（埋め込みフィールドリミッティングリング領域ＦＬ１〜ＦＬｎ）を備える例を示す。なお、電界緩和領域１６０には、例えば、素子耐圧に比例して５本〜２０本のＦ−ＦＬＲが配置される。尚、図１では、主半導体デバイス領域１２０の周囲を詳細に説明するために、主半導体デバイス領域１２０に比べて電界緩和領域１６０の幅が大きく描かれている。実際上は、例えば、約６（ｋＶ）耐圧デバイスで電界緩和領域１６０の幅は約１．２５ｍｍ程度である。

（主半導体デバイス領域）
本実施の形態に係るパワー半導体装置１は、主半導体デバイス領域１２０として、埋め込みｐｎ接合ゲート構造のＳＩＴｈｙやＳＩＴを適用可能であり、デバイス周辺部分において、Ｆ−ＦＬＲ（埋め込みフィールドリミッティングリング領域ＦＬ１〜ＦＬｎ）を備える。埋め込みｐｎ接合ゲート構造の静電誘導サイリスタでは、約６（ｋＶ）程度の高耐圧化も幅の狭いＦ−ＦＬＲ構造で実現可能である。

以下の説明においては、主半導体デバイス領域１２０として、埋め込みｐｎ接合ゲート構造のＳＩＴｈｙを適用し、電界緩和領域１６０において、Ｆ−ＦＬＲ構造を備える例を説明する。

本実施の形態に係るパワー半導体装置１は、図２（ａ）及び図２（ｂ）に示すように、シングルゲート（ＳＧ：Single Gate）構造の静電誘導サイリスタ構造を備える。

本実施の形態に係るパワー半導体装置１は、図２（ａ）及び図２（ｂ）に示すように、カソード領域１２と、カソード領域１２から注入された第１導電型キャリアが導通可能なチャネル領域１３と、チャネル領域１３の電位を静電誘導電界効果により制御可能な埋め込みゲート領域１６と、カソード領域１２と埋め込みゲート領域１６との間に配置され、カソード領域１２から注入された第１導電型キャリアを、カソード領域１２からチャネル領域１３に向けて、効率よく拡散可能なカソードエミッタ領域１４とを備えていても良い。カソードエミッタ領域１４はエピタキシャル層により形成可能である。

また、パワー半導体装置１は、図２（ａ）及び図２（ｂ）に示すように、カソード領域１２と導電型が反対導電型のアノード領域２２と、アノード領域２２から注入された第１導電型と反対導電型の第２導電型キャリアを制御するバッファ領域２０と、バッファ領域２０と埋め込みゲート領域１６及びチャネル領域１３との間に配置された高抵抗半導体層１８とを備える。

カソード領域１２は、ｎ型半導体で形成され、ＳＧ構造のＳＩＴｈｙのカソードとして機能する。

第１導電型キャリアは、電子に対応する。

埋め込みゲート領域１６はｐ型半導体で形成され、主電流の制御領域として機能する。

チャネル領域１３は、図２（ａ）及び図２（ｂ）に示すように、隣接する埋め込みゲート領域１６間に挟まれ、主電流の導通を制御可能な領域として機能する。

カソードエミッタ領域１４は、カソード領域１２と埋め込みゲート領域１６との間に配置され、カソード領域１２から注入された第１導電型キャリアを、カソード領域１２からチャネル領域１３に向けて、効率良く電導及び拡散可能な領域として機能する。

アノード領域２２は、ｐ型半導体で形成され、ＳＧ構造のＳＩＴｈｙのアノードとして機能する。

第２導電型キャリアは、正孔に対応する。

バッファ領域２０は、ｎ型半導体で形成され、アノード領域２２からの第２導電型キャリアの注入を制御すると共に、カソード領域１２から注入され、チャネル領域１３を導通してきた第１導電型キャリアの蓄積領域として機能する。

高抵抗半導体層１８は、実質的にアノード・カソード間及びゲート・アノード間の高耐圧を確保可能な高抵抗なｎ型半導体、ｉ型半導体若しくはｐ型半導体で形成される。

更に、図２（ａ）及び図２（ｂ）に示すように、カソード領域１２上に配置されたカソード電極１０と、べベルエッチングなどで表面の露出された埋め込みゲート領域１６上に配置されたゲート電極２６と、２２上に配置されたアノード電極２４とを備える。

図２（ａ）及び図２（ｂ）に示すパワー半導体装置１は、セグメント単位に分割された複数のカソード電極１０（カソード領域１２）を備える。各々のセグメント単位内は、隣接する埋め込みゲート領域１６間に挟まれ、主電流の導通を制御可能なチャネル領域１３を複数備えるマルチチャネル構造が形成されている。

埋め込みゲート領域１６は、ｐｎ接合ゲート構造を備える例が示されているが、他のゲート構造を備えていても良い。例えば、ショットキーゲート構造、絶縁ゲート構造、若しくはヘテロ接合ゲート構造などを備えていても良い。

また、図２（ａ）及び図２（ｂ）に示すパワー半導体装置１では、ＳＧ構造のＳＩＴｈｙの例が示されているが、アノード側からの注入キャリアの制御機能を備えたダブルゲート（ＤＧ: Double Gate）構造のＳＩＴｈｙを適用しても良い。

更に、順方向特性は、ノーマリオフ特性、セミノーマリオフ特性、若しくはノーマリオン特性のいずれかを備えていても良い。

ノーマリオフ特性とは、ゲート・カソード間電圧はゼロボルトにおいて、アノード・カソード間耐圧が確保可能な特性をいう。

ノーマリオン特性とは、ゲート・カソード間電圧はゼロボルトにおいて、アノード・カソードに導通電流が流れ、オン状態が形成されると共に、ゲート・カソード間電圧に十分な逆バイアス（例えば、約−１Ｖから−２０Ｖ程度）を印加することで、アノード・カソードに非導通状態となり、オフ状態が形成され、アノード・カソード間耐圧が確保可能な特性をいう。

セミノーマリオフ特性とは、ノーマリオフ特性と、ノーマリオン特性との中間的な特性であり、ゲート・カソード間電圧はゼロボルトにおいて、アノード・カソード間耐圧が確保可能でかつアノード・カソード間耐圧とアノード・ゲート間耐圧が等しい特性をいう。

本実施の形態に係るパワー半導体装置１は、埋め込みゲート構造を有するため、ゲート・カソード間に十分な耐圧を確保可能であり、かつノーマリオフ特性、セミノーマリオフ特性、若しくはノーマリオン特性の群から選ばれる少なくともいずれかの特性を得ることができる。

更に、図２（ａ）及び図２（ｂ）に示すように、カソード電極１０・ゲート電極２６の各々のセグメントの周囲には、べベル領域３４を備え、ゲート端子Ｇ・カソード端子Ｋ間に十分な耐圧を確保可能である。

ここで、ゲート・カソード間に確保可能十分な耐圧とは、順方向特性は、ノーマリオフ特性、セミノーマリオフ特性、若しくはノーマリオン特性のいずれかを採用可能でかつ主電流のゲートターンオフ可能な耐圧レベルを云う。

更に、カソードエミッタ領域１４において、カソード領域１２からチャネル領域１３への不純物濃度分布は、カソード領域１２から注入された第１導電型キャリアを、カソード領域１２からチャネル領域１３に向けて、効率良く電導及び拡散可能な不純物濃度分布を備えていても良い。例えば、カソードエミッタ領域１４は、少なくとも２層のエピタキシャル層を備えていても良い。

本技術を適用したＳＧ構造のパワー半導体装置は、デバイス周辺部のＦ−ＦＬＲ構造により狭領域で高耐圧を実現可能である。

また、本技術を適用したＳＧ構造のパワー半導体装置は、カソード領域からのキャリア高注入により、高速ターンオン性能を得ることができる。また、導通状態におけるオン抵抗を低減化し、十分にゲート耐圧を確保しつつ、高耐圧、高速スイッチング性能を実現可能である。また、順方向特性において、ノーマリオフ特性、セミノーマリオフ特性、及びノーマリオン特性の各特性を備えるパワー半導体装置を容易に実現可能である。

（電界緩和領域）
本技術を適用した一実施の形態に係るパワー半導体装置１の電界緩和領域１６０は、図３（ａ）に示すように、第１導電型の高抵抗半導体層１８と、高抵抗半導体層１８上に配置されたエピタキシャル層２８Ｅと、高抵抗半導体層１８とエピタキシャル層２８Ｅとの間に埋め込まれて配置された複数本の第２導電型の埋め込みフィールドリミッティングリング領域ＦＬ１、ＦＬ２、ＦＬ３、…、ＦＬｎ（以下、ＦＬ１〜ＦＬｎと記す）を備える。

埋め込みフィールドリミッティングリング領域ＦＬ１〜ＦＬｎは、主半導体デバイス領域１２０の埋め込みゲート領域１６とは、電気的に接続されていない。すなわち、電気的にフローティングである。

また、埋め込みフィールドリミッティングリング領域ＦＬ１〜ＦＬｎの隣接する間隔は互いに変更されていても良い。図３（ａ）の例では、隣接するＦ−ＦＬＲ間隔ＷＬｉとして、ＷＬ１、ＷＬ２、ＷＬ３が図示されており、隣接する間隔は互いに異なる値を有する。その結果、電界集中を緩和することができ、絶縁破壊電圧を高めることができる。尚、Ｆ−ＦＬＲ間隔ＷＬｉとは、隣接するＦ−ＦＬＲ間の距離を表す。

本実施の形態に係るパワー半導体装置１においては、オフ動作時の耐圧を向上させるために、主半導体デバイス領域１２０の埋め込みゲート領域１６の周りに埋め込みフィールドリミッティングリング領域ＦＬ１〜ＦＬｎが配置され、最外周の部分には、ＣＳＲ１４０が配置される。ここで、ＣＳＲ１４０は、エピタキシャル層２８Ｅの表面に形成されたｎ型半導体層を備える。結果として、破線で示すように、空乏層領域５４が形成されて電界緩和が実現可能である。

高抵抗半導体層１８とエピタキシャル層２８Ｅの接合面４０を境に、高抵抗半導体層１８に埋め込みゲート領域１６の下部と埋め込みフィールドリミッティングリング領域ＦＬ１〜ＦＬｎの下部が形成され、接合面４０を境に、エピタキシャル層２８Ｅ側に埋め込みゲート領域１６の上部と埋め込みフィールドリミッティングリング領域ＦＬ１〜ＦＬｎの上部が形成される。

従って、埋め込みゲート領域１６並びに埋め込みフィールドリミッティングリング領域ＦＬ１〜ＦＬｎとその周りの高抵抗半導体層１８とでそれぞれｐｎ接合ができることから、パワー半導体装置１のオフ動作によって、ｐｎ接合に逆バイアスが加わると、埋め込みフィールドリミッティングリング領域ＦＬ１〜ＦＬｎ下にも空乏層領域５４ができ、埋め込みゲート領域１６下の空乏層領域５４とつながる。これにより、埋め込みゲート領域１６下の空乏層領域５４が横方向にも延びることになり、その結果、電界集中を緩和することができ、絶縁破壊電圧を高めることができる。

エピタキシャル層２８Ｅは、図３（ａ）に示すように、第１導電型と同一導電型を備える。

また、エピタキシャル層２８Ｅは、高抵抗半導体層１８よりも高い不純物濃度を備えていても良い。

尚、エピタキシャル層２８Ｅは、第２導電型と同一導電型を備え、埋め込みフィールドリミッティングリング領域ＦＬ１〜ＦＬｎよりも低い不純物濃度を備えていても良い。

また、埋め込みフィールドリミッティングリング領域ＦＬ１〜ＦＬｎは、平面視において、主半導体デバイス領域１２０から電界緩和領域１６０の周辺方向に、次第に増大するＦ−ＦＬＲ間隔ＷＬｉを備えていても良い。

また、埋め込みフィールドリミッティングリング領域ＦＬ１〜ＦＬｎは、平面視において、主半導体デバイス領域１２０から電界緩和領域１６０の周辺方向に、次第に増大すると共に、途中でピークレベルを備え、このピークレベルを越えると次第に減少するＦ−ＦＬＲ間隔ＷＬｉを備えていても良い。

また、図３（ａ）に示すように、エピタキシャル層２８Ｅ上に絶縁層４４を更に備えていても良い。

ここで、絶縁層４４は、シリコン熱酸化膜（ＳｉＯ₂）を備え、更に、シリコン熱酸化膜（ＳｉＯ₂）上に、シリコン酸化膜（ＳｉＯ_X）、シリコン窒化膜（ＳｉＮ_X）、ポリシリコン膜、若しくはポリイミド膜の群から選択されるいずれか１つ若しくは複数の層の組み合わせからなる層を備えていても良い。

本技術を適用した一実施の形態に係るパワー半導体装置１としては、主としてシリコン半導体デバイスを対象としている。この場合のＦ−ＦＬＲ構造上の絶縁層４４としては、シリコン熱酸化膜（ＳｉＯ₂）を適用可能である。更に、シリコン熱酸化膜（ＳｉＯ₂）上にスパッタリング技術やＣＶＤ技術を用いて形成したシリコン酸化膜（ＳｉＯ_X）やシリコン窒化膜（ＳｉＮ_X）を配置しても良い。また、シリコン熱酸化膜（ＳｉＯ₂）上に、ＳＩＰＯＳ（半絶縁性ポリシリコン）膜やポリイミド膜を配置しても良い。すなわち、Ｆ−ＦＬＲ構造上の絶縁層４４としては、シリコン側から順にシリコン熱酸化膜（ＳｉＯ₂）／シリコン酸化膜（ＳｉＯ_X）／シリコン窒化膜（ＳｉＮ_X）／ＳＩＰＯＳ膜／ポリイミド膜の構成を備えていても良い。

本技術を適用した一実施の形態に係るパワー半導体装置としては、化合物半導体デバイスも対象とすることもできる。この場合もＦ−ＦＬＲ構造を備えるため、Ｆ−ＦＬＲ内の電界集中の抑制と、クリープ現象の発生の抑制を図ることができ、デバイス特性の劣化を抑えることができる。化合物半導体デバイス用材料としては、シリコンカーバイド、窒化ガリウム、酸化ガリウム、などを適用可能である。 この場合のＦ−ＦＬＲ構造上の表面の絶縁層４４としては、スパッタリング技術やＣＶＤ技術を用いて形成したシリコン酸化膜（ＳｉＯ_X）やシリコン窒化膜（ＳｉＮ_X）を配置しても良い。また、シリコン酸化膜（ＳｉＯ_X）上に、ＳＩＰＯＳ（半絶縁性ポリシリコン）膜やポリイミド膜を配置しても良い。すなわち、Ｆ−ＦＬＲ構造上の表面絶縁層としては、基板側から順にシリコン酸化膜（ＳｉＯ_X）／シリコン窒化膜（ＳｉＮ_X）／ＳＩＰＯＳ膜／ポリイミド膜等の構成を備えていても良い。

電界緩和領域１６０は、図３（ｂ）に示すように、複数の埋め込みフィールドリミッティングリング領域ＦＬ１〜ＦＬｎ上のエピタキシャル層２８Ｅ上に、ＦＬＲ金属電極４６を更に備えていても良い。このＦＬＲ金属電極４６は、図３（ｂ）に示すように、エピタキシャル層２８Ｅ上に配置された絶縁層４４に対してコンタクトホールを形成し、そのコンタクトホールを埋め込みように形成しても良い。

電界緩和領域１６０は、図４（ａ）に示すように、エピタキシャル層２８Ｅの表面に配置され、平面視において、埋め込みフィールドリミッティングリング領域ＦＬ１〜ＦＬｎと略同じ位置に配置された表面フィールドリミッティングリング領域ＳＦＬ、ＳＦＬ１、ＳＦＬ２、ＳＦＬ３、…、ＳＦＬｎ（以下、ＳＦＬ１〜ＳＦＬｎと記す）を更に備えていても良い。

ここで、図４（ａ）に示すように、表面フィールドリミッティングリング領域ＳＦＬ１〜ＳＦＬｎは、埋め込みフィールドリミッティングリング領域ＦＬ１〜ＦＬｎと同一導電型の半導体領域を備えていても良い。この場合、表面フィールドリミッティングリング領域ＳＦＬ１〜ＳＦＬｎは、例えば、図４（ａ）に示すように、エピタキシャル層２８Ｅの表面に形成されたｐ型拡散層により形成可能である。

また、表面フィールドリミッティングリング領域ＳＦＬ１〜ＳＦＬｎと、埋め込みフィールドリミッティングリング領域ＦＬ１〜ＦＬｎ間のエピタキシャル層２８Ｅは実質的に空乏化されていても良い。

また、埋め込みフィールドリミッティングリング領域ＦＬ１〜ＦＬｎの隣接する間隔は互いに変更されていても良い。また、表面フィールドリミッティングリング領域ＳＦＬ１〜ＳＦＬｎの隣接する間隔も互いに変更されていても良い。図４（ａ）の例では、隣接するＦ−ＦＬＲ間隔ＷＬｉとして、ＷＬ１、ＷＬ２、ＷＬ３が図示されており、隣接する間隔は互いに異なる値を有する。その結果、電界集中を緩和することができ、絶縁破壊電圧を高めることができる。

また、図４（ａ）に示すように、エピタキシャル層２８Ｅ上に配置された絶縁層４４を備えていても良い。図３（ａ）に示す構成と同様に、絶縁層４４は、シリコン熱酸化膜（ＳｉＯ₂）を備え、更に、シリコン熱酸化膜（ＳｉＯ₂）上に、シリコン酸化膜（ＳｉＯ_X）、シリコン窒化膜（ＳｉＮ_X）、ポリシリコン膜、若しくはポリイミド膜の群から選択されるいずれか１つ若しくは複数の層の組み合わせからなる層を備えていても良い。

パワー半導体装置１の電界緩和領域１６０は、図４（ｂ）に示すように、表面フィールドリミッティングリング領域ＳＦＬ１〜ＳＦＬｎ上に配置されたＦＬＲ金属電極４６を更に備えていても良い。

本技術を適用した一実施の形態に係るパワー半導体装置１の主半導体デバイス領域１２０は、図１（ａ）及び図１（ｂ）、図２及び図３〜図４に示すように、高抵抗半導体層１８と、高抵抗半導体層１８上に配置され、エピタキシャル層２８Ｅと同時に形成可能なエピタキシャル層により形成されるカソードエミッタ領域１４と、高抵抗半導体層１８とカソードエミッタ領域１４との間に埋め込まれた第２導電型の埋め込みゲート領域１６とを備える。

主半導体デバイス領域１２０は、カソード領域１２と、カソード領域１２から注入されたキャリアが導通可能なチャネル領域１３とを備え、埋め込みゲート領域１６の電位により、チャネル領域１３の電位は、静電誘導電界効果により制御可能である。

また、カソード領域１２と埋め込みゲート領域１６との間に配置され、カソード領域１２から注入されたキャリアを、カソード領域１２からチャネル領域１３に向けて、効率良く拡散可能なカソードエミッタ領域１４を更に備えていても良い。カソードエミッタ領域１４は、エピタキシャル層２８Ｅと同時に形成可能なエピタキシャル層により形成可能である。

本実施の形態に係るパワー半導体装置の製造方法においては、高抵抗半導体層１８に対する埋め込みゲート領域１６の形成後、高抵抗半導体層１８及び埋め込みゲート領域１６上に、埋め込みゲート領域１６を埋め込むようにエピタキシャル層を形成している。埋め込みゲート領域１６を埋め込む製造工程においては、ゲート拡散不純物とエピタキシャル成長の不純物制御方法を用いる。更に、エピタキシャル層の形成後、エピタキシャル層に対してカソード領域１２を形成する。エピタキシャル層は、最終的にはカソードエミッタ領域１４となる領域である。

（比較例）
比較例に係るＦＬＲは、図５に示すように、ｎ型半導体からなる高抵抗半導体層１８の表面にｐ型不純物を拡散させて形成される。このため、電界が集中する部分はｎ型半導体からなる高抵抗半導体層１８の表面に現れる。図５に示すように、ｎ型半導体からなる高抵抗半導体層１８の表面に絶縁層４４Ｔを形成しているため、ｐ型のＦＬＲと高抵抗半導体層１８と絶縁層４４Ｔとの三重点ＣＰＯに電界が集中する。ｎ型半導体領域の表面において電界が集中する部分が存在すると、パワー半導体装置でのスイッチング動作により、半導体領域の表面に電荷が蓄積し、電圧が時間的に変動する、いわゆるクリープ現象が生じ、デバイス特性の劣化を引き起こす場合がある。

（ｎ型エピタキシャル層を用いる電界集中緩和）
本技術を適用した一実施の形態に係るパワー半導体装置１において、ｎ型のエピタキシャル層２８Ｅを用いる周辺Ｆ−ＦＬＲ部分の拡大された模式的断面構造は、図６（ａ）に示すように表される。

エピタキシャル層２８Ｅは、第１導電型の高抵抗半導体層１８と同一導電型を備えていても良い。エピタキシャル層２８Ｅが第１導電型の高抵抗半導体層１８と同一導電型を備える場合には、図６（ａ）に示すように、矢印ΔＥＮで示す方向に電界が緩和される。すなわち、エピタキシャル層２８Ｅが第１導電型の高抵抗半導体層１８と同一導電型を備えることによって、Ｆ−ＦＬＲ側壁部の電界集中点ＣＰＮにおける電界が緩和される。電界集中点ＣＰＮにおける電界が矢印ΔＥＮで示す方向に分散されて緩和される。

（ｐ型エピタキシャル層を用いる電界集中緩和）
一方、本技術を適用した一実施の形態に係るパワー半導体装置１において、ｐ型のエピタキシャル層２８Ｅを用いる周辺Ｆ−ＦＬＲ部分の拡大された模式的断面構造は、図６（ｂ）に示すように表される。

エピタキシャル層２８Ｅは、第２導電型の埋め込みフィールドリミッティングリング領域ＦＬ１〜ＦＬｎと同一導電型を備えていても良い。エピタキシャル層２８Ｅが埋め込みフィールドリミッティングリング領域ＦＬ１〜ＦＬｎと同一導電型の第２導電型を備える場合には、図６（ｂ）に示すように、矢印ΔＥＰで示す方向に電界が緩和される。すなわち、エピタキシャル層２８Ｅが第２導電型を備えることによって、Ｆ−ＦＬＲ側壁部の電界集中点ＣＰＰにおける電界が緩和される。電界集中点ＣＰＰにおける電界が矢印ΔＥＰで示す方向に分散されて緩和される。

尚、エピタキシャル層２８Ｅは、イントリンシック半導体層（ｉ層）で形成されていても良い。

（エピタキシャル層内の不純物濃度分布例）
本技術を適用した一実施の形態に係るパワー半導体装置において、エピタキシャル層２８Ｅ内の不純物濃度分布例は、模式的に図７に示すように模式的に表される。縦軸Ｘ_Eは、高抵抗半導体層１８とエピタキシャル層２８Ｅとの接合界面をゼロとして、エピタキシャル層２８Ｅの厚さ方向を表す。横軸は、高抵抗半導体層１８とエピタキシャル層２８Ｅとの接合界面からエピタキシャル層２８Ｅの厚さ方向に図ったエピタキシャル層２８Ｅ内の不純物濃度分布を表す。エピタキシャル層２８Ｅ内の不純物濃度分布例は、１０¹²(ｃｍ^-3)をイントリンシックレベルとして、第２導電型の埋め込みフィールドリミッティングリング領域のドーピングレベルを反映して、フィールドリミッティングリング領域Ｆ−ＦＬＲからエピタキシャル層２８Ｅの厚さ方向に、図７に示すように、分布している。図７に示すように、エピタキシャル層２８Ｅ内の不純物濃度分布は、極低不純物濃度レベルであって、かつ傾斜分布するｐ不純物濃度分布を備える構造が、電界集中を緩和するＦ−ＦＬＲ構造上、有効である。

尚、エピタキシャル層２８Ｅ内の不純物濃度分布は、主半導体デバイス領域１２０のエピタキシャル層と同時に形成する場合には、エピタキシャル層の不純物濃度分布を反映していても良い。例えば、エピタキシャル層２８Ｅは、少なくとも２層のエピタキシャル層を備えていても良い。

（電界緩和領域の空乏層の広がりのシミュレーション結果）
本技術を適用した一実施の形態に係るパワー半導体装置において、順方向電圧（Ｖ_AG）６ｋＶ印加時の電界緩和領域１６０の空乏層の広がりのシミュレーション結果の一例は、図８に示すように表される。図８において、空乏層の広がりの様子は、破線で示されている。図８に示すように、左端はＣＳＲ１４０を示し、右端は主半導体デバイス領域１２０を示す。図８において、縦方向は、パワー半導体装置１の電界緩和領域１６０のデバイス深さ方向を示す。

図８において、Ｆ−ＦＬＲの番号ｉは、Ｆ−ＦＬＲの位置ｉを表す。すなわち、主半導体デバイス領域１２０とＣＳＲ１４０間に配置されるＦ−ＦＬＲの番号を主半導体デバイス領域１２０から順にＦ−ＦＬＲｉ＝１、２、３、…、２１で表している。図８の例では、Ｆ−ＦＬＲの本数は２１本である。

図８に示すように、降伏時電界は、外周側のＦ−ＦＬＲの方が低い。すなわち、電界緩和領域１６０の周辺Ｆ−ＦＬＲ部分では、主半導体デバイス領域１２０に近い内側Ｆ−ＦＬＲよりも、ＣＳＲ１４０に近い外周側で電界緩和効果がある。

（負担電圧ＢＶｉとＦ−ＦＬＲｉとの関係）
図８に示された空乏層の広がりを有するパワー半導体装置において、負担電圧ＢＶｉ（Ｖ）とＦ−ＦＬＲｉ（ｉ＝１〜２１）との関係は、図９に示すように表される。また、図９のＦ−ＦＬＲｉ（ｉ＝１〜２１）と負担電圧ＢＶｉ（Ｖ）の値との関係は、図１０に示すように表される。

Ｆ−ＦＬＲ間隔ＷＬｉ（μｍ）は、図８に示すように、主半導体デバイス領域１２０からＣＳＲ１４０方向に向かって、次第に増加する。また、Ｆ−ＦＬＲ間隔ＷＬｉ（μｍ）の増加と共に、負担電圧ＢＶｉ（Ｖ）の値は、図９に示すように、次第に減少する。

Ｆ−ＦＬＲｉ＝１、２、３、…、２１に対応するＦ−ＦＬＲ間隔ＷＬｉ（μｍ）の総和が、電界緩和領域１６０の周辺Ｆ−ＦＬＲ部分の幅に略対応する。また、Ｆ−ＦＬＲｉ＝１、２、３、…、２１に対応する負担電圧ＢＶｉ（Ｖ）の総和が、図１０に示すように、本実施の形態に係るパワー半導体装置の降伏電圧に略対応する。

図８〜図１０に示された結果より、電界緩和領域１６０の周辺Ｆ−ＦＬＲ部分の幅の値は約１.２５（ｍｍ）、負担電圧ＢＶｉ（Ｖ）の総和の値は約６（ｋＶ）が得られた。すなわち、本実施の形態に係るパワー半導体装置においては、約６（ｋＶ）の降伏電圧を約１．２５（ｍｍ）の電界緩和領域の幅で保持可能である。

本実施の形態に係るパワー半導体装置においては、狭領域で高耐圧を実現可能で、デバイス面積を有効活用することができる。

図８に示すように、Ｆ−ＦＬＲ間隔ＷＬｉ（μｍ）は、主半導体デバイス領域１２０からＣＳＲ１４０方向に向かって次第に増加し、Ｆ−ＦＬＲ間隔ＷＬｉ（μｍ）の増加と共に、負担電圧ＢＶｉ（Ｖ）は、減少する。この傾向を反映して、電界緩和領域１６０のＦ−ＦＬＲの降伏時電界分布は、外周側のＦ−ＦＬＲの方が低くなる。Ｆ−ＦＬＲでは、主半導体デバイス領域１２０に近い内側のＦ−ＦＬＲよりも、ＣＳＲ１４０側に近い外周側で電界緩和効果が得られる。

（エピタキシャル層の抵抗率と降伏電圧の関係）
本技術を適用した一実施の形態に係るパワー半導体装置において、ｎ型のエピタキシャル層２８Ｅの抵抗率と降伏電圧との関係は、ｎ型のエピタキシャル層２８Ｅの抵抗率の変化に対し、大きな降伏電圧の変化はない。したがって、本実施の形態に係るパワー半導体装置においては、ロバストなデバイス設計が可能である。

本実施の形態に係るパワー半導体装置において、Ｆ−ＦＬＲ間隔ＷＬｉ（μｍ）は、平面視において、主半導体デバイス領域１２０から電界緩和領域１６０の周辺方向に、次第に増大する間隔を備えていても良い。

本実施の形態に係るパワー半導体装置においては、Ｆ−ＦＬＲ構造を埋め込んだエピタキシャル層を用いるため、表面の電界強度を緩和することができる。

本形態に係るパワー半導体装置においては、狭領域で高耐圧を実現可能である。すなわち、Ｆ−ＦＬＲ構造では、エピタキシャル層を用いるため、平面視におけるＦＬＲ全体の幅を小さくすることができる。Ｆ−ＦＬＲ構造では、各Ｆ−ＦＬＲの電界が小さいので、Ｆ−ＦＬＲ間の負担電圧を低く抑制可能である。この結果、各Ｆ−ＦＬＲの電界を緩和しつつ、高耐圧を狭い幅の電界緩和領域で保持可能である。したがって、高信頼性表面絶縁構造を実現可能である。

また、本実施の形態に係るパワー半導体装置においては、電界集中領域がエピタキシャル層中に埋め込まれるため、電磁障害などの周辺環境の影響を受け難く、高信頼性を実現可能である。

本実施の形態に係るパワー半導体装置のＦ−ＦＬＲを備える電界緩和構造は、サイリスタやトランジスタ等のパワーデバイス全般に用いられる絶縁構造である。

本実施の形態に係るパワー半導体装置としては、化合物半導体デバイスも対象とすることができる。この場合もＦ−ＦＬＲ構造を備えるため、ＦＬＲ内の電界集中の抑制と、クリープ現象の発生の抑制を図ることができ、デバイス特性の劣化を抑えることができる。
化合物半導体デバイス用材料としては、シリコンカーバイド、窒化ガリウム、酸化ガリウム、などを適用可能である。

本技術を適用したパワー半導体装置は、導通状態におけるオン抵抗を低減化し、十分にゲート耐圧を確保しつつ、高耐圧、高速スイッチング性能を実現可能である。また、本技術を適用したパワー半導体装置は、順方向特性において、ノーマリオフ特性、セミノーマリオフ特性、及びノーマリオン特性の各特性を備えるパワー半導体装置を容易に実現可能である。

本実施の形態に係るパワー半導体装置は、ＳＧ構造のＳＩＴｈｙ、ＤＧ構造のＳＩＴｈｙに限定されるものではなく、ＳＩＴにおいても同様に適用可能である。この場合、ｎチャネルＳＩＴやｐチャネルＳＩＴにおいても同様に適用可能である。

また、本実施の形態に係るパワー半導体装置は、ＩＶ族元素半導体、ＩＩＩ―Ｖ族化合物半導体、及びＩＩ−ＶＩ族化合物半導体の群から選ばれる少なくとも１種類もしくは複数種類の材料を用いて形成されていても良い。

また、本実施の形態に係るパワー半導体装置は、シリコンカーバイド、窒化ガリウム、シリコン、窒化アルミニウム、及び酸化ガリウムの群から選ばれる少なくとも１種類もしくは複数種類の材料を用いて形成されていても良い。

また、本実施の形態に係るパワー半導体装置は、ＳｉＣ系、Ｓｉ系、ＧａＮ系、ＡｌＮ系、酸化ガリウム系の群から選ばれる少なくとも１種類もしくは複数種類のトランジスタ、サイリスタ、ＩＧＢＴ等の構成を備えていても良い。

また、本実施の形態に係るパワー半導体装置は、ｐｎ接合ゲート構造、ショットキーゲート構造、絶縁ゲート構造、及びヘテロ接合ゲート構造の群から選ばれる少なくとも１種類を備えていても良い。

また、本技術を適用した一実施の形態に係るパワー半導体装置は、パルスパワー電源用のモジュール構成を備えていても良い。

[その他の実施の形態]
上記のように、実施の形態について記載したが、開示の一部をなす論述及び図面は例示的なものであり、限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

このように、本実施の形態は、ここでは記載していない様々な実施の形態等を含む。

本実施の形態のパワー半導体装置は、Ｓｉ、ＳｉＣ、ＧａＮ、ＡｌＮ、酸化ガリウム等の各種のパワー半導体装置に利用することができ、パルスパワー電源、インバータ回路等幅広い応用分野に適用可能である。

１…パワー半導体装置
１０…カソード電極
１２…カソード領域
１３…チャネル領域
１４…カソードエミッタ領域
１６…埋め込みゲート領域
１８…高抵抗半導体層
２０…バッファ領域
２２…アノード領域
２４…アノード電極
２６…ゲート電極
２８Ｅ…エピタキシャル層
３４…べベル領域
４０…接合面
４４、４４Ｔ…絶縁層
４６…ＦＬＲ金属電極
５４…空乏層領域
１２０…主半導体デバイス領域
１４０…チャネルストップリング（ＣＳＲ）
１６０…電界緩和領域
ＦＬ、ＦＬ１、ＦＬ２、ＦＬ３、…、ＦＬｎ…埋め込みフィールドリミッティングリング領域
ＳＦＬ、ＳＦＬ１、ＳＦＬ２、ＳＦＬ３、…、ＳＦＬｎ…表面フィールドリミッティングリング領域（ｐ型拡散層）
ＷＬｉ…Ｆ−ＦＬＲ間隔
ＢＶｉ…負担電圧
Ｇ…ゲート端子
Ａ…アノード端子
Ｋ…カソード端子

Claims (15)

1. 主半導体デバイス領域と、平面視において、前記主半導体デバイス領域の周囲に配置された電界緩和領域とを備え、
   前記電界緩和領域は、
   第１導電型の高抵抗半導体層と、
   前記高抵抗半導体層上に配置されたエピタキシャル層と、
   前記高抵抗半導体層と前記エピタキシャル層との間に埋め込まれて配置された複数本の第２導電型の埋め込みフィールドリミッティングリング領域と
   を備え、
   前記埋め込みフィールドリミッティングリング領域は、電気的にフローティングであると共に、隣接する前記埋め込みフィールドリミッティングリング領域間の間隔を変更する、パワー半導体装置。
2. 前記エピタキシャル層は、前記第１導電型と同一導電型を備える、請求項１に記載のパワー半導体装置。
3. 前記エピタキシャル層は、前記第２導電型と同一導電型を備える、請求項１に記載のパワー半導体装置。
4. 前記エピタキシャル層は、前記高抵抗半導体層よりも高い不純物濃度を備える、請求項２に記載のパワー半導体装置。
5. 前記エピタキシャル層は、前記埋め込みフィールドリミッティングリング領域よりも低い不純物濃度を備える、請求項３に記載のパワー半導体装置。
6. 前記埋め込みフィールドリミッティングリング領域は、平面視において、主半導体デバイス領域から前記電界緩和領域の周辺方向に、次第に増大する間隔を備える、請求項１〜５のいずれか１項に記載のパワー半導体装置。
7. 前記エピタキシャル層の表面に配置され、平面視において、前記埋め込みフィールドリミッティングリング領域と略同じ位置に配置された表面フィールドリミッティングリング領域を更に備える、請求項１〜６のいずれか１項に記載のパワー半導体装置。
8. 前記表面フィールドリミッティングリング領域は、前記埋め込みフィールドリミッティングリング領域と同一導電型を備える、請求項７に記載のパワー半導体装置。
9. 前記表面フィールドリミッティングリング領域と、前記埋め込みフィールドリミッティングリング領域間の前記エピタキシャル層は空乏化されている、請求項８に記載のパワー半導体装置。
10. 前記エピタキシャル層上に配置された絶縁層を更に備える、請求項１〜９のいずれか１項に記載のパワー半導体装置。
11. 前記絶縁層は、シリコン熱酸化膜（ＳｉＯ₂）を備え、更に、前記シリコン熱酸化膜（ＳｉＯ₂）上に、シリコン酸化膜（ＳｉＯ_X）、シリコン窒化膜（ＳｉＮ_X）、ポリシリコン膜、若しくはポリイミド膜の群から選択されるいずれか１つ若しくは複数の層の組み合わせからなる層を備える、請求項１０に記載のパワー半導体装置。
12. 平面視において、前記埋め込みフィールドリミッティングリング領域上の前記エピタキシャル層上に配置された金属電極を更に備える、請求項１０に記載のパワー半導体装置。
13. 平面視において、前記表面フィールドリミッティングリング領域上に配置された金属電極を更に備える、請求項１０に記載のパワー半導体装置。
14. 順方向特性は、ノーマリオフ特性、セミノーマリオフ特性、ノーマリオン特性の群から選ばれる少なくとも１種類を備える、請求項１〜１３のいずれか１項に記載のパワー半導体装置。
15. シリコン、シリコンカーバイド、窒化ガリウム、窒化アルミニウム、及び酸化ガリウムの群から選ばれる少なくとも１種類もしくは複数種類の材料を備える、請求項１〜１４のいずれか１項に記載のパワー半導体装置。

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