JP4062373B2 - Mos・バイポーラ複合型の半導体装置およびmos型の半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置、特にpn接合を含み、高耐圧な半導体装置に関する。
【0002】
【背景技術】
従来より、高耐圧ダイオードは、例えば半導体装置を電圧源から保護する保護ダイオードとして半導体装置を含む周辺回路に数多く利用されており、今後、電源電圧の高圧化が進むにつれて、半導体装置と同様にダイオードもさらに高耐圧化が要求される。
【0003】
図10に、pn接合ダイオードの従来例のひとつとして、エピタキシャル型整流ダイオードを示す。このpn接合ダイオード1は、n型シリコン基板66上に、n-型エピタキャル領域68を形成し、このエピタキシャル領域68内にp型不純物を拡散させてp型領域50を形成して構成されている。そして、シリコン基板66の裏面側には、例えば金を拡散させたn+型拡散領域64が形成されている。このように、シリコン基板66、拡散領域64およびエピタキシャル領域68によってn型領域60が構成されている。前記p型領域50の表面にはアノード電極52が形成され、拡散領域64の表面にはカソード電極62が形成されている。
【0004】
このようなpn接合ダイオードが逆バイアス状態、すなわちアノード電極52がフローティングの状態もしくは該電極52に負電圧が加えられている状態で、かつカソード電極62に正電圧が加えられている状態では、アノード電極52およびカソード電極62間に電流は流れず、オフ状態となる。一方、このpn接合ダイオードが正バイアス状態、すなわちアノード電極52に正電圧を加え、カソード電極62に負電圧を加えた状態においては、アノード電極52およびカソード電極62間に電流が流れ、オン状態となる。
【0005】
このようなpn接合ダイオードのオン・オフ制御は、以下のようにして成される。
【0006】
すなわち、まず、オフ状態、すなわち逆バイアス状態についてみると、アノード電極52に負の電圧を加えることによって、p型領域50内の多数キャリアであるホールは、アノード電極52に引き寄せられる。同じく、カソード電極62に正の電圧を加えることによって、n型領域60内の多数キャリアであるエレクトロンは、カソード電極62に引き寄せられる。すなわち、逆バイアス状態では、空乏層2の幅は、pn接合付近の多数キャリアが各電極52,62にそれぞれ引き寄せられるため、電圧を印加していない状態で形成される空乏層の幅に比べて広くなり、しかも、各電極52,62に加えられる電圧に比例して広くなる。
【0007】
この状態では、多数キャリアは各電極に引き寄せられ、空乏層2を通過するキャリアがほとんどないため、電流がほとんど流れない状態となる。わずかに流れる電流は、p型領域およびn型領域の内部に存在する少数キャリアによるものである。この少数キャリアによる電流は、各電極52および62に加えられる電圧の増加によって少しずつ増加し、ある電圧以上では降伏電流が流れる。この降伏電流が流れ始める直前の電圧は、pn接合ダイオードを形成してるpn各領域の不純物濃度および不純物拡散深さなどによって物理的に決定されるものである。
【0008】
また、オン状態、すなわち順バイアス状態においては、pn接合ダイオード1のアノード電極52に正電圧を、カソード電極62に負電圧を加えることにより、p型領域50にあるホールはカソード電極62へ、n型領域60内にあるエレクトロンはアノード電極52へと流れ、空乏層2にキャリアが通過して電流が流れることになる。
【0009】
このように、pn接合ダイオードは、電極52および62に加える電圧によって、オン・オフ状態を制御することができる。
【0010】
ところで、pn接合ダイオードを例えばクランプ回路などに用いる場合、オフ状態(逆バイアス状態)でのアノード−カソード電極間の耐圧(以下、これを「オフ耐圧」という)が極めて重要な因子となる。このため、一般的なpn接合ダイオードでは、高いオフ耐圧を確保するために、深い不純物拡散層を用いてpn接合ダイオードを形成するか、もしくは厚いエピタキシャル層からなる耐圧保持領域を形成する方法などが使われている。しかし、これらの方法は、pn接合ダイオードと他のデバイスとを同じウエハ上に作り込む場合には、同一プロセスを用いることが困難であるというだけでなく、深い不純物拡散領域の作製や、厚いエピタキシャル層の形成には、長い処理時間が必要となり、コストも高くなってしまう、などの問題がある。
【0011】
このような問題を解決する方法として、図11に示すベベル構造を採用することもある。このベベル構造では、電界が一番強くなる接合面付近の断面積がp型領域50の中性領域56に比べて大きく形成されている。具体的には、ベベル構造では、pn接合ダイオードの基板をp型領域50からn型領域60に向けて断面積が大きくなるように、側面が斜めに形成されている。このような構造では、pn接合付近で、p型領域がn型領域より相対的に断面積が小さくなるため、電荷中性の条件を満たそうとして、p型領域中の空乏層3の端部は中性層56側に広がると共に、空乏層のエッジ部分の角度が緩やかになることから電界集中を緩和することができ、その結果、オフ耐圧が向上する。
【0012】
しかし、このようなベベル構造では、pn接合を作製した後に、素子を斜めに研磨する工程が必要となること、ワイヤーボンディングなどの組立に必要な素子面積を確保するために研磨加工前の素子は予め大きな面積で作製する必要があることなど、いくつかの問題がある。
【0013】
【発明が解決しようとする課題】
本発明の目的は、耐圧が高く、かつ微細化に適したpn接合構造を有する半導体装置を提供することにある。
【0014】
【課題を解決するための手段】
本発明の基本的発想に係る半導体装置は、p型の半導体からなるp型領域と、n型半導体からなるn型領域とが接合したpn接合を含む半導体装置において、前記p型領域および前記n型領域の少なくとも一方に、絶縁領域が形成され、この絶縁領域は、その少なくとも一部が、逆バイアスのときにpn接合によって形成される空乏層の内部に存在する状態で形成されたことを特徴とする。
また本発明は、第2導電型のコレクタ領域と、該コレクタ領域の上方に形成された第1導電型の半導体層と、該半導体層の上方に形成され、該半導体層よりも不純物濃度が低い第1導電型のエピキャシタル領域と、該エピタキシャル領域の上方に形成された第2導電型のボディ領域と、該ボディ領域内に形成された第1導電型のエミッタ領域と、該ボディ領域に接する絶縁ゲート領域と、を有するMOS・バイポーラ複数型の半導体装置において、前記ボディ領域にその表面から前記エピタキシャル領域に向けて形成された埋め込み絶縁領域を含み、前記埋め込み絶縁領域は、その少なくとも一部が、逆バイアス時に、前記ボディ領域と前記エピタキシャル領域とのpn接合によって形成される空乏層の内部に存在するように形成されたことを特徴とする。
また本発明は、第1導電型のドレイン領域と、該ドレイン領域の上方に形成、該ドレイン領域よりも不純物濃度が低い第1導電型のエピタキシャル領域と、該エピタキシャル領域の上方に形成された第2導電型のボディ領域と、該ボディ領域内に形成された第1導電型のソース領域と、該ボディ領域に接する絶縁ゲート領域と、を有するMOS型の半導体装置において、前記ボディ領域にその表面から前記エピタキシャル領域に向けて形成された埋め込み絶縁領域を含み、前記埋め込み絶縁領域は、その少なくとも一部が、逆バイアス時に、前記ボディ領域と前記エピタキシャル領域とのpn接合によって形成される空乏層の内部に存在するように形成されたことを特徴とする。
【0015】
この半導体装置によれば、pn接合における空乏層の幅を絶縁領域を含まない構造に比べて広く形成することができ、高い耐圧を得ることができる。このような効果が得られる理由としては、以下のことが考えられる。
【0016】
pn接合領域に形成される空乏層の幅は、そのpn各領域の不純物濃度、不純物拡散深さ等により決定される。本発明の半導体装置においては、p型領域およびn型領域の少なくとも一方に、絶縁領域が形成され、しかもこの絶縁領域は少なくともその一部が、逆バイアスのときに形成される空乏層の内部に存在する状態で形成されることにより、空乏層が形成され得る領域においてキャリアが物理的に取り除かれることになる。そのため、電荷中性の条件を満たすめに、絶縁領域が形成された領域内における空乏層の幅は、絶縁領域が形成されない場合に比べて拡大する。このことは、トータルの空乏層幅が広がることを意味し、この広がりによって素子の耐圧が向上することになる。
【0017】
図1に、本発明の基本的発想が適用された半導体装置、たとえばpn接合ダイオードにおける、絶縁領域の態様を模式的に示す。
【0018】
図1(A)に示すpn接合ダイオード100においては、p型領域50とn型領域60とが接合され、絶縁領域40aはp型領域50に形成されている。そして、p型領域50にはアノード電極52が、n型領域60にはカソード電極62がそれぞれ形成されている。前記絶縁領域40aは、少なくともその一部が、特定の条件を満たす空乏層、すなわち、絶縁領域が形成されないと仮定したときであって、かつ逆バイアス状態において形成される空乏層内に存在する状態で形成される。
【0019】
絶縁領域40aは、例えば、p型領域50にトレンチを形成し、その内部に絶縁層を埋め込むことにより形成することができる。このようなトレンチ構造を採用する場合には、いわゆるトレンチ アイソレーションの技術を用いることができる。
【0020】
図1(A)に示すpn接合ダイオード100においては、p型領域50内に前記絶縁領域40aを設けることにより、逆バイアス状態においてp型領域50内で空乏層が形成されうる領域のキャリア(ホール)が物理的に取り除かれた状態となる。そのため、電荷中性の条件を満すために、p型領域50内の空乏層が外側に、すなわち、図中において鎖線で示す状態(絶縁領域40aが形成されない場合の空乏層の端部72)から実線で示す状態(絶縁領域40aが形成された場合の空乏層の端部74)まで拡大することになる。従って、空乏層70の幅は、絶縁領域がない場合に比較して広がり、素子のオフ耐圧が向上することとなる。
【0021】
図1(B)は、絶縁領域40bがn型領域60内に形成されたpn接合ダイオード200の例を示す。このpn接合ダイオード200においては、n型領域60内に前記絶縁領域40bを設けることにより、逆バイアス状態においてn型領域60内で空乏層が形成されうる領域のキャリア(エレクトロン)が物理的に取り除かれた状態となる。そのため、電荷中性の条件を満すために、n型領域60内の空乏層が外側に、すなわち、図中において鎖線で示す状態から実線で示す状態まで拡大することになる。従って、空乏層70の幅は、絶縁領域がない場合に比較して広がり、素子のオフ耐圧が向上することとなる。
【0022】
図1(C)は、絶縁領域40aおよび絶縁領域40bが、それぞれp型領域50およびn型領域60に形成されたpn接合ダイオード300の例を示している。このpn接合ダイオード300においても、図1(A)および(B)に示すpn接合ダイオード100,200と同様の理由により空乏層70の幅を拡大することができ、オフ耐圧が向上する。
【0023】
さらに、本発明の基本的発想に係る半導体装置においては、図1(A)〜(C)に示すようなトレンチ構造を採用した場合に、トレンチの底部のコーナに電界が集中することを防ぐために、トレンチ内部を絶縁体で埋め込む構造とした。これにより、素子に電圧を加えた状態においても、半導体内部と同様にトレンチ内部の絶縁体にも均一に電界が加えられることになる。
【0024】
本発明の半導体装置において形成される絶縁領域は、単数に限定されず、複数形成されていてもよい。また、絶縁領域を構成する絶縁体としては、酸化シリコンなどの酸化物に限定されず、窒化物等の種々の絶縁体を適用することが可能である。さらに、前記絶縁領域は半導体中に埋め込まれた構造を有していてもよい。この場合には、例えば、半導体基板表面からトレンチを形成し、このトレンチを絶縁層で埋め込んだ後に、さらにこの絶縁層を覆う状態で上から半導体層を成膜して、絶縁領域を埋め込む方法を採用することができる。
【0025】
本発明の半導体装置は、pn接合を有する半導体素子であれば適用することができ、pn接合ダイオードのみならず、トランジスタへ応用することも可能である。例えば、本構造をバイポーラトランジスタのベース領域に形成すると、コレクタ領域に電圧を加えた場合に生じるベース−コレクタ間の空乏層は、絶縁領域を有さない構造より広く形成される。また、本発明の半導体装置は、バイポーラモードで動作する素子、すなわちIGBT、サイリスタ、SITデバイス、IEGTなどのベース(チャネル、ゲート)領域、もしくはエピタキシャル層のコレクタ(ドレイン)領域に、あるいは、パワーMOS、UMOSデバイス等のボディ領域もしくはドレイン領域に適用することにより、同様の効果が得られる。さらに、本発明の半導体装置は縦型に電流を流すデバイスのみならず、横型のデバイス、例えばSOI構造等にも適用可能である。
【0026】
【発明の実施の形態】
(参考例1)
図2には、本発明の参考例にかかるpn接合ダイオードの基本構造が模式的に示されている。この参考例においては、pn接合ダイオード1000は、例えば整流ダイオードとして用いられ、n型シリコン基板内にp型領域が形成されている。具体的には、n型領域60は、n型シリコン基板66と、このシリコン基板66の一方の表面に形成されたn−型エピタキャル領域68とからなり、前記シリコン基板66の他方の表面には金などの導電物質を拡散して形成されたn+型拡散領域64が形成されている。そして、p型領域50は、前記エピタキシャル領域68にp型不純物を拡散して形成されている。そして、p型領域50内には、シリコン基板66の厚さ方向に延在する絶縁層40が形成されている。この絶縁層40は、少なくとも、pn接合ダイオード1000に逆バイアス方向の電圧を印加したときに形成される空乏層70内にその一部(下端部)が存在する状態で形成される。さらに、前記p型領域50の表面にはアノード電極52が形成され、このアノード電極52は酸化シリコンからなる絶縁層54によって分離されている。また、前記n+型拡散領域64の表面にはカソード電極62が形成されている。
【0027】
このpn接合ダイオード1000においては、少なくともオフ状態(逆バイアス状態)では、前述したように、絶縁層40部分のキャリア、すなわちホールが取り除かれた状態となって、絶縁層が形成されていない場合と比較して、pn各領域の不純物のトータル量に違いが生じる。そのため、電荷中性の条件を満たすために、p型領域50内の空乏層70aが広がり、その結果、空乏層70の全体(p側空乏層70aおよびn側空乏層70b)の幅が拡大することとなり、空乏層の幅が広がった分だけ素子のオフ耐圧が向上することとなる。
【0028】
次に、オフ耐圧が向上することを確認するために行った耐圧測定(シュミレーション)の結果について述べる。シュミレーションを行うに際しては、本発明の参考例に係るpn接合ダイオードのサンプル条件を以下のように設定した。
【0029】
n型シリコン基板66;厚さ20μm,不純物濃度1×1016cm−3
n+型拡散領域64;厚さ15μm,不純物濃度1×1018cm−3
n−型エピタキャル領域68;厚さ8μm,不純物濃度1×1015cm−3
p型領域50;厚さ2.5μm,不純物の表面濃度1×1017cm−3
絶縁層;幅1μm,深さ2μm
同様に、図10に示す、絶縁層を有さない以外は上記サンプルと同様の構成を有する従来構造のpn接合ダイオードについても、耐圧の測定を行った。これらの結果を合わせて図3に示す。図3において、符号aで示す曲線が本参考例にかかる素子の測定結果であり、符号bで示す曲線が図10に示す従来構造の素子の測定結果である。
【0030】
図3から、p型領域50に絶縁層40を形成することにより、従来構造の素子に比べて、オフ耐圧を少なくとも1割程度高くすることが可能であることが確認された。
【0031】
以上のように、本参考例によれば、従来構造の素子に比べて、オフ耐圧を高めるためのn−型エピタキャル領域68の膜厚を増加させることなく、かつ素子面積を増加させることなく、オフ耐圧を高めることができる。また、前記絶縁層40は、一般的に用いられるトレンチ アイソレーション技術によって形成することができるため、同一ウエハ中に他のデバイスと同時に形成することができ、プロセス的にも従来のベベル構造に比較して有利である。
【0032】
図2に示すpn接合ダイオード1000においては、p型領域50に絶縁層40を設けた例について説明したが、これに限定されず、絶縁層40をn型領域60に形成してもよく、またp型領域50およびn型領域60の両者に設けてもよい。
【0033】
さらに、本発明の参考例は、上記参考例1に係るpn接合ダイオードに限定されず、あらゆるpn接合ダイオードに適用でき、もちろんオフ耐圧を高めるためのエピタキシャル領域を有さない素子にも適用できる。
【0034】
(参考例2)
図4には、本発明の参考例にかかる静電誘導型トランジスタ(SIT)の要部の基本的な構造が模式的に示されている。本実施の形態にかかるSIT2000Aは、n+型シリコン基板80の表面に、n−型エピタキャル領域82が形成されている。そして、n−型エピタキャル領域82には、p型不純物を拡散して形成されるp−型チャネル領域84が形成され、このチャネル領域84に連続してp+型ゲート領域86が形成されている。さらに、チャネル領域84には、n型不純物を拡散して形成されたn+型ソース領域88が形成されている。そして、前記チャネル領域84には、前記ソース領域88と離間した位置に、絶縁層40が形成されている。前記絶縁層40は、少なくとも、逆バイアスのときに、p−型チャネル領域84とn−型エピタキシャル領域82との接合領域で形成される空乏層(図示せず)に含まれた状態で形成されている。
【0035】
このSIT2000Aにおいては、少なくとも逆バイアス状態では、前述したように、絶縁層40部分のキャリア、すなわちホールが取り除かれた状態となって、絶縁層が形成されていない場合と比較して、pn各領域の不純物のトータル量に違いが生じる。そのため、電荷中性の条件を満たすために、p-型チャネル領域84における空乏層の幅が拡大することになり、その結果、ソース領域−ドレイン領域間の耐圧が向上する。
【0036】
また、上述したチャネル領域だけではなく、エピタキシャル領域、ゲート領域、ソース領域などのpn接合領域の空乏層が形成される部分に本発明の参考例の構造を用いることにより、そのpn接合領域の空乏層の幅を広くすることができ、これら空乏層の幅で決定される耐圧を向上させることができる。
【0037】
(参考例3)
図5には、参考例に係る他のSITの要部の構造が模式的に示されている。本実施の形態に係るSIT2000Bは、前述した第2の実施の形態に係るSIT2000Aと基本的に同じ構造を有するが、絶縁層40がチャネル領域84ではなくn+型シリコン基板80およびn−型エピタキシャル領域82に形成されている点で、参考例2と異なっている。
【0038】
すなわち、SIT2000Bは、n+型シリコン基板80の表面に、n-型エピタキャル領域82が形成され、n-型エピタキャル領域82にはp-型チャネル領域84が形成され、このチャネル領域84に連続してp+型ゲート領域86が形成され、さらに、チャネル領域84にはn+型ソース領域88が形成されている。そして、n+型シリコン基板80およびn-型エピタキシャル領域82には、絶縁層40が形成されている。前記絶縁層40は、少なくとも、逆バイアスのときに、p-型チャネル領域84とn-型エピタキシャル領域82との接合領域で形成される空乏層(図示せず)に含まれる状態で形成されている。
【0039】
このSIT2000Bにおいては、n-型エピタキシャル領域82における空乏層の幅が拡大することにより、ソース領域−ドレイン領域間の耐圧が向上する。
【0040】
本発明は、上記SITなどの静電誘導型デバイスのみならず、図示はしないがバイポーラデバイスにも同様に適用することができる。それによって、p型チャネル領域(p型ベース領域)が、絶縁層を有さない場合よりさらに空乏化され、その結果、n型ソース領域(n型エミッタ領域)からの電子がドレイン領域(コレクタ領域)に流れやすくなり、従来構造のデバイスと同等のドレイン電圧(コレクタ電圧)を印加したときに従来より大きなドレイン電流(コレクタ電流)を得ることができる。
【0041】
(第1の実施の形態)
図6には、本発明に係るパワーMOSトランジスタの要部の基本構造が模式的に示されている。本実施の形態に係るMOSトランジスタ3000は、ドレイン領域を構成するn+型のシリコン基板14上にn−型のエピタキシャル領域15が形成されて、シリコン基板10を構成している。そして、エピタキシャル領域15の表面部にはp+型のボディ領域18が形成され、このボディ領域18にはn+型のソース領域12が形成されている。さらに、シリコン基板10の表面には、前記ソース領域12に隣接する位置にゲート絶縁膜20が形成されている。このゲート絶縁膜20の直下の部分は、チャネル領域16を構成している。そして、前記ボディ領域18内には、シリコン基板10の厚さ方向に延在する絶縁層40が形成されている。
【0042】
そして、前記絶縁層40は、少なくとも、逆バイアスのときに、p+型のボディ領域18とn-型のエピタキシャル領域15との接合領域で形成される空乏層(図示せず)に含まれる状態で形成されている。
【0043】
さらにゲート絶縁膜20の上にはゲート電極30が、ソース領域12およびドレイン領域14の表面にはそれぞれソース電極32およびドレイン電極34が形成されている。
【0044】
このMOSトランジスタ3000においては、ゲート電極30に印加される電圧を制御することによって、チャネル領域16にnチャネルが形成され、ソース領域12とドレイン領域14とが導通され、シリコン基板10の厚さ方向(縦方向)にドレイン電流が流れる。そして、ドレイン電流はドレイン電極34に印加される電圧に比例して流れる。
【0045】
本実施の形態においても、ボディ領域18に絶縁層40を有することにより、絶縁層40を有さない構造に比べてp+型ボディ領域18−n-型エピタキシャル領域15の接合領域で形成される空乏層の幅を拡げることができ、したがって、この空乏層の幅で決定される耐圧が向上する。
【0046】
また、絶縁層40は、前記ボディ領域18だけでなく、エピタキシャル領域15またはソース領域12のいずれかに、あるいは複数の箇所において形成することができる。
【0047】
(第2の実施の形態)
図7には、本発明に係るUMOSトランジスタの要部の基本構造が模式的に示されている。この実施の形態に係るMOSトランジスタ4000は、ドレイン電流が基板の上下方向に流れる縦型である点で前記第1の実施の形態と基本的には同じであるが、ゲート電極がトレンチ構造を有する点で前記第1の実施の形態と異なっている。
【0048】
具体的には、ドレイン領域を構成するn+型シリコン基板14およびこの基板上に形成された高抵抗層であるn-型のエピタキシャル領域15とからシリコン基板10が構成されている。そして、エピタキシャル領域15の表面部にp-型のボディ領域18が形成され、このボディ領域18の表面にn+型のソース領域12が形成されている。そして、シリコン基板10には縦方向にトレンチ状のゲート絶縁膜20(図7には一部のみを示す)が形成され、その内部にゲート電極30が形成されている。そして、前記ゲート絶縁膜20表面にチャネル領域16が形成されている。また、絶縁層40はp-型のボディ領域18に形成されている。
【0049】
そして、前記絶縁層40は、少なくとも、逆バイアスのときに、前記p-型のボディ領域18とn-型のエピタキシャル領域15との接合領域で形成される空乏層(図示せず)に含まれる状態で形成されている。
【0050】
このMOSトランジスタ4000においても、前記第4の実施の形態と同様に、ゲート電極30に印加される電圧を制御することによって、チャネル領域16にnチャネルが形成され、ソース領域12とドレイン領域14とが導通され、シリコン基板10の厚さ方向(縦方向)にドレイン電流が流れる。
【0051】
本実施の形態においても、ボディ領域18に絶縁層40を有することにより、絶縁層40を有さない構造に比べてp-型ボディ領域18−n-型エピタキシャル領域15の接合領域で形成される空乏層の幅を拡げることができ、したがって、この空乏層の幅で決定される耐圧が向上する。
【0052】
また、絶縁層40は、前記ボディ領域18だけでなく、エピタキシャル領域15またはソース領域12のいずれかに、あるいは複数の箇所において形成することができる。
【0053】
(第3の実施の形態)
図8には、本発明に係るpn接合が適用された縦型のMOS・バイポーラ複合トランジスタ(IGBT;Insulated Gate Bipolar Transistor)の要部の基本構造が模式的に示され、図9には、その等価回路が示されている。このIGBT5000は、MOSトランジスタ(M1)とPNPトランジスタQ1とがインバーテッドダーリンドン接続した複合トランジスタである。なお、図9において、符号Q2は寄生pnpトランジスタを示す。前述した第1の実施の形態に係るMOSトランジスタ3000との断面構造上の相違は、デバイスの最下層にp+型のシリコン層17が設けられていることである。
【0054】
すなわち、本実施の形態に係るIGBT5000は、コレクタ領域を構成するp+型のシリコン層17上に、n+型のシリコン層54(14)およびn-型のエピタキシャル領域15が形成されて、シリコン基板10を構成している。そして、エピタキシャル領域15にはp+型のボディ領域18が形成され、このボディ領域18にはn+型のエミッタ領域52(12)が形成されている。シリコン基板10の表面には、前記エミッタ領域52に隣接する位置にゲート絶縁膜20が形成されている。このゲート絶縁膜20の直下の部分は、チャネル領域16を構成している。そして、p+型のボディ領域18内には絶縁層40が形成されている。
【0055】
前記絶縁層40は、少なくとも、逆バイアスのときに、前記p+型のボディ領域18とn-型のエピタキシャル領域15との接合領域で形成される空乏層(図示せず)に含まれる状態で形成されている。
【0056】
さらに、ゲート絶縁膜20の上にはゲート電極30が、エミッタ領域52およびコレクタ領域17の表面にはそれぞれエミッタ電極62およびコレクタ電極64が形成されている。
【0057】
このIGBT5000においては、ゲート電極30の電圧を制御することにより、チャネル領域16にnチャネルが形成され、エミッタ領域52からチャネルを通して電子がコレクタ領域17に流れる。それに対応してコレクタ領域17から正孔が注入されるので、n+型のシリコン層54に伝導度変調が起こり、オン抵抗が低下する。したがって、IGBTはMOSトランジスタに比較して高耐圧に適したデバイスである。
【0058】
また、絶縁層40は、前記ボディ領域18だけでなく、エピタキシャル領域15またはエミッタ領域52のいずれかに、あるいは複数の箇所において形成することができる。
【0059】
なお、本発明は、図8に示したプレーナ構造のIGBTに限定されず、トレンチゲートを用いたIGBTにも適用できる。
【0060】
以上、本発明の好適な実施の形態について述べたが、本発明はこれに限定されず、種々の態様の素子に適用できる。例えば、第1〜第3の実施の形態にかかる例では、本発明をnチャネルMOSトランジスタ適用した場合について述べたが、同様にpチャネルMOSトランジスタにも適用でき、同様の作用効果が得られる。また、参考例1、2、3においては、n型基板を用いた場合について述べたが、同様にp型基板を用いた素子に適用でき、同様の作用効果を得ることができる。
【0061】
【図面の簡単な説明】
【図1】 (A)〜(C)は、本発明の基本的発想をpn接合ダイオードに適応した場合の構成例を模式的に示す断面図である。
【図2】 本発明の参考例1に係るpn接合型ダイオードの基本構造を模式的に示す断面図である。
【図3】 図2に示すpn接合ダイオードと比較例について求めた、逆バイアス状態における電圧−電流曲線を表す図である。
【図4】 本発明の参考例2に係るSITの基本構造を模式的に示す断面図である。
【図5】 本発明の参考例3に係るSITの基本構造を模式的に示す断面図である。
【図6】 本発明の第1の実施の形態に係る縦型のパワーMOSトランジスタの基本構造を模式的に示す断面図である。
【図7】 本発明の第2の実施の形態に係るトレンチゲート型のパワーMOSトランジスタの基本構造を模式的に示す断面図である。
【図8】 本発明の第3の実施の形態に係るIGBTの基本構造を模式的に示す断面図である。
【図9】 図8に示すIGBTの等価回路である。
【図10】 従来の一般的なpn接合ダイオードの基本構造を模式的に示す断面図である。
【図11】 ベベル構造のpn接合を示す図である。
【符号の説明】
10 シリコン基板
12 ソース領域
14 ドレイン領域
16 チャネル領域
18 ボディ領域
20 ゲート絶縁膜
30 ゲート電極
32 ソース電極
34 ドレイン電極
40 絶縁層
50 p型領域
60 n型領域
70 空乏層
100,200,300 pn接合ダイオード
Claims (2)
- 第2導電型のコレクタ領域と、該コレクタ領域の上方に形成された第1導電型の半導体層と、該半導体層の上方に形成され、該半導体層よりも不純物濃度が低い第1導電型のエピキャシタル領域と、該エピタキシャル領域の上方に形成された第2導電型のボディ領域と、該ボディ領域内に形成された第1導電型のエミッタ領域と、該ボディ領域に接する絶縁ゲート領域と、を有するMOS・バイポーラ複数型の半導体装置において、
前記ボディ領域にその表面から前記エピタキシャル領域に向けて形成された埋め込み絶縁領域を含み、
前記埋め込み絶縁領域は、その少なくとも一部が、逆バイアス時に、前記ボディ領域と前記エピタキシャル領域とのpn接合によって形成される空乏層の内部に存在するように形成された、MOS・バイポーラ複合型の半導体装置。 - 第1導電型のドレイン領域と、該ドレイン領域の上方に形成され、該ドレイン領域よりも不純物濃度が低い第1導電型のエピタキシャル領域と、該エピタキシャル領域の上方に形成された第2導電型のボディ領域と、該ボディ領域内に形成された第1導電型のソース領域と、該ボディ領域に接する絶縁ゲート領域と、を有するMOS型の半導体装置において、
前記ボディ領域にその表面から前記エピタキシャル領域に向けて形成された埋め込み絶縁領域を含み、
前記埋め込み絶縁領域は、その少なくとも一部が、逆バイアス時に、前記ボディ領域と前記エピタキシャル領域とのpn接合によって形成される空乏層の内部に存在するように形成された、MOS型の半導体装置。
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