JPH0851202A - 半導体双方向性スイッチおよびその駆動方法 - Google Patents
半導体双方向性スイッチおよびその駆動方法Info
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Abstract
位にすることによって、高耐圧、低オン電圧、低ターン
オフ損失および高速スイッチング特性を得る。 【構成】電極を持たないp形基板1上にn領域2が設け
られ、このn領域2の上部の一部に一組の相対するpウ
エル領域51と52およびp領域11とが設けられ、さ
らに、このpウエル領域内にn+ 領域41と42が設け
られ、pウエル領域の表面には絶縁膜61と62を介し
てゲート電極71と72が設けられ、n+ 領域の表面の
一部とp+ コンタクト領域の表面には主電極81と82
が設けられている。
Description
用される電圧駆動自己消弧形の半導体双方向性スイッチ
およびその駆動方法に関する。
性スイッチの例で、IEEE TRANSACTION
S ON ELECTRON DEVICES,VO
L.ED−27,NO.2,pp380─387に記載
されたTRIMOSとよばれている素子の断面構造を示
す。この素子の構造は横型DMOSFETを逆直列に接
続したものと考えることができるが、動作としては双方
向性MOSサイリスタと考えられる。同図において、n
形半導体領域(n- 領域)2の上部の一部に設けられた
1組の相対する第1のp形ウエル領域(pウエル領域)
31と第2のp形ウエル領域32が形成され、これらの
pウエル領域の上部の一部に一対の高濃度n形半導体領
域(n+ 領域)41と42が設けられ、このn+ 領域4
1と42の一部に接しpウエル領域31と32の内側に
高濃度p形コンタクト領域(p+ コンタクト領域)51
と52を含んでいる。また、pウエル領域31と32の
間のn - 領域2の中央部に中濃度n形半導体領域(n領
域)12が設けられている。n + 領域41または42と
n- 領域2に挟まれたpウエル領域31と32上に絶縁
膜(ゲート酸化膜など)を介してゲート電極71と72
が設けられ、これらのゲート電極は共通のゲート端子G
と接続している。また、n+ 領域41と42はp + コン
タクト領域51と52にそれぞれ第1主電極81と第2
主電極82により接続され、これらの主電極は主端子T
1およびT2にそれぞれ接続している。上記のn- 領域
2は荷電粒子(電子および正孔)のドリフト領域を示
す。前記で説明した構造は横型DMOSFETを逆直列
に接続したものと考えることができるが、動作としては
バイポーラモードも含むため、双方向性IGBTあるい
はサイリスタとして考えられる。即ち、いま第1主電極
T1に負電位,第2主電極T2に正電位を印加した場合
を考える。主電極T1に対して正のしきい値以上の電圧
をゲート端子Gに印加するとゲート電極71直下のpウ
エル領域31の表面に反転層が形成され、n+ 領域41
からn- 領域2に電子が注入される。この反転層は通常
チャネルと呼ばれている。この電子の注入により第2主
電極T2側のpウエル領域32より正孔が注入される。
さらにこの正孔電流がpウエル領域31に流れ込むとp
ウエル領域31の抵抗による電位降下でn+ 領域41と
の接合が順方向にバイアスされ、n+ 領域41からの電
子の注入を招き、ゲート端子Gにしきい値以上の電圧を
印加しなくてもオン状態を維持しサイリスタ動作を行
う。また、この素子は主電極T1およびT2が対称であ
るため双方向性スイッチとして使用できる。図6は従来
の一方向性高耐圧スイッチの例でn領域12に相当する
領域をpウエル領域31と32の外側に包むように設け
て、n- 領域2を短縮している所謂リーチスルータイプ
の構造を示している。
耐圧を実現するには図5のn- 領域2を高比抵抗にする
必要があり、高比抵抗にすると低い電圧でも空乏層端1
3が伸長し、空乏層のストッパーの働きをするn領域1
2を越えて、高電位側のpウエル領域32に到達し所謂
パンチスルー現象が発生し、素子は阻止状態が維持出来
なくなる。これを防ぐために図5のn- 領域2を長くす
ると、荷電粒子のドリフト領域が長くなり、素子のオン
電圧が増加するという不都合が生じる。バイポーラモー
ドで動作する素子に対しオン電圧を低減するには、通
常、図6の様なリーチスルータイプの素子設計を行う。
これは空乏層のストッパーの働きをするn領域12を設
けることにより、n- 領域2の短縮を図りながらパンチ
スルー現象を防止できる。しかし、この構造はpウエル
領域32周辺に設けたn領域12でゲートしきい値が増
加し、導通時にゲート電圧を異常に高くせねばならず、
双方向性スイッチでは実用的でない。さらに、2つのゲ
ート電極71と72が共通接続されているため、基準電
位側の主電極T1に対しゲート電位を与えると他方の高
電位側主電極T2とゲート電極82との間の電位が大き
くなりゲート酸化膜が破壊するという不都合が生じる。
このため、従来素子は高耐圧には不向きで中耐圧程度の
応用に限定される。
し、高耐圧、低オン電圧、低ターンオフ損失および高速
スイッチングを実現し、高性能な半導体双方向性スイッ
チおよびその駆動方法を提供することにある。
達成するために、第1導電形半導体基板上に設けられた
第2導電形半導体領域と、該第2導電形半導体領域の表
層の一部に設けられた少なくとも1組の相対する第1お
よび第2の第1導電形ウエル領域と、該第1導電形ウエ
ル領域の表層の一部に設けられた第2導電形高濃度半導
体領域と、前記相対する第1および第2の第1導電形ウ
エル領域に挟まれた前記第2導電形半導体領域の表層の
一部に設けられた少なくとも1つの第1導電形半導体領
域と、前記第2導電形高濃度半導体領域と前記第2導電
形半導体領域との間の前記第1および第2のそれぞれの
第1導電形ウエル領域上に絶縁層を介してそれぞれ設け
られた第1および第2のゲート電極と、前記第1および
第2の第1導電形ウエル領域と前記第2導電形高濃度半
導体領域とをそれぞれ電気的に接続する第1および第2
の主電極を有し、前記第1導電形半導体基板をフローテ
ングとする。また、第1導電形半導体基板上に設けられ
た第2導電形半導体領域と、該第2導電形半導体領域の
表層の一部に設けられた少なくとも1組の相対する第1
および第2の第1導電形ウエル領域と、該第1導電形ウ
エル領域の表層の一部に設けられた第2導電形高濃度半
導体領域と、前記相対する第1および第2の第1導電形
ウエル領域に挟まれた前記第2導電形半導体領域の表層
の一部に設けられた少なくとも1つの第1導電形半導体
領域と、前記第1導電形ウエル領域に最も近い該第1導
電形半導体領域と前記第2導電形高濃度領域とに挟まれ
た前記第2導電形半導体領域と前記第1および第2のそ
れぞれの第1導電形ウエル領域上に絶縁層を介して形成
された第1および第2のゲート電極と、前記第1および
第2のそれぞれの第1導電形ウエル領域と前記第2導電
形高濃度半導体領域とをそれぞれ電気的に接続する第1
および第2の主電極を有し、前記第1導電形半導体基板
をフローテングとすると効果的である。また、この素子
の駆動方法は第1のゲート電極にゲートしきい値以上の
電圧を印加し、0または所定の遅延時間の後に第2のゲ
ート電極にゲートしきい値以下の電圧を印加して素子を
オンさせ、第2のゲート電極にゲートしきい値以上の電
圧を印加し、0または所定の遅延時間の後、第1のゲー
ト電極にゲートしきい値以下の電圧を印加して素子をオ
フさせる。さらに、第1のゲート電極にゲートしきい値
以上の電圧を印加し、0または所定の遅延時間の後に第
2のゲート電極に第2導電型半導体領域の表面に反転層
が形成される電圧を印加して素子をオンさせ、第2のゲ
ート電極にゲートしきい値以上の電圧を印加し、0また
は所定の遅延時間の後に第1のゲート電極にゲートしき
い値以下の電圧を印加して素子をオフさせてもよい。
p形半導体基板(p- 基板)を有する前記素子では、低
電位側pウエル領域から伸びる空乏層端がp- 基板に到
達すると低電位側主電極と高電位側主電極の間の電位に
なり、また、p- 基板にも空乏層が伸びる。そのため、
p- 基板が低電位側pウエル領域と電気的に接続されて
いる場合およびp- 基板がない場合に比べ、p- 基板側
からn- 領域に伸びる空乏層端の伸びは小さくなり、高
電位側pウエル領域に到達しにくくなり、所謂、パンチ
スルー現象が発生しにくくなるため、素子を高電圧化で
きる。さらに、前記素子は導通時には低電位側MOSF
ETをオンさせ、高電位側pウエル領域からn- 領域へ
の正孔の注入を起こすことにより、所謂、バイポーラモ
ードになり、低オン電圧にでき、電流遮断時には高電位
側MOSFETをオンさせ、高電位側pウエル領域から
n- 領域への正孔の注入を停止することにより、ユニポ
ーラモードになり、低ターンオフ損失および高速スイッ
チングにできる。つぎに、前記素子の動作について述べ
る。第1主電極の電位が第2主電極の電位より低い場
合、第1ゲート電極にゲートしきい値以上の電圧を印加
し、低電圧側MOSFETをオンし、0または有限の遅
延時間の後に第2ゲート電極にゲートしきい値以下の電
圧を印加することで、高電圧側MOSFETをオフし、
pウエル領域からの少数キャリアの注入を起こさせ、素
子をオン状態にする。つぎに、第2ゲート電極にゲート
しきい値以上の電圧を印加することにより高電位側MO
SFETをオンして、前記少数キャリアの注入を停止さ
せ、0または有限の遅延時間の後第1ゲート電極にゲー
トしきい値以下の電圧を印加し、低電位側MOSFET
をオフし、素子をオフ状態にする。また、pウエル領域
とp領域に挟まれたn - 領域上にゲート電極が配設され
ている素子ではこのn- 領域に反転層が形成される電圧
をゲート電極に印加することによりp領域からの少数キ
ャリアの注入が加わり、より一層のオン電圧の低減が図
れる。また、第1主電極の電位が第2主電極の電位より
高い場合は、第1ゲート電極と第2ゲート電極の働きを
入れ換えることで、同様の動作をする。
図と空乏層端を示す図である。比抵抗100Ωcmのp
- 基板1上にドーズ量が6×1012cm2 の燐(P)を
イオン注入し、熱処理(拡散)により5μmのn- 領域
2を形成する。このn- 領域2の一部の表面から、ドー
ズ量が1×1013cm2 のボロン(B)をイオン注入
し、相対するpウエル領域31と32、複数のp形半導
体領域(p領域)11を形成し、ドーズ量が8×1013
cm2 のボロン(B)をイオン注入し、高濃度p形コン
タクト領域(p+ コンタクト領域)51と52を形成す
る。このpウエル領域31と32の一部の表面から、ド
ーズ量が1015cm2 の砒素(As)をイオン注入し、
一対のn+ 領域41と42を形成する。イオン注入後、
熱処理で各領域の深さを調整する。n+ 領域41または
42とn- 領域2に挟まれたpウエル領域51と52上
に、250Åの厚さの酸化膜や窒化膜などの絶縁膜61
と62を介して、4500Åの厚さの多結晶シリコン膜
で形成されたゲート電極71と72が設けられる。p+
コンタクト領域51と52の表面とn+ 領域41と42
の表面の一部にはアルミニウム(Al)などで形成され
た主電極81と82が設けられている。また、必ずしも
このp+ コンタクト領域51と52は設けなくてもよ
い。また、ゲート電極71と72にはゲート端子(G1
とG2)91と92および主電極81と82には主端子
(T1とT2)101と102が接続している。この実
施例と従来例の一つである図5との異なる点はn- 領域
2の下部にp- 基板1が存在しこれがフローティング状
態にあり、基板電位を固定するための電極を持たない点
と、n領域12ではなく複数のp領域11がn- 領域2
の表層に形成されている点と,ゲート電極71と72が
2つに分かれそれぞれG1、G2に接続されている点の
3点である。以下にこの素子の動作時の空乏層について
説明する。図1の点線は主電極81に低電位,主電極8
2に高電位を与えた場合の空乏層端13を示したもの
で、同図(a)は比較的電位差が小さい場合で、pウエ
ル領域31から延びた空乏層端13はp- 基板1に到達
しておらず、基板電位はフローティングであるため、空
乏化していないn- 領域2の電位に追従し、n- 領域2
とp- 基板1の接合を挟んでできた空乏層端13は熱平
衡状態の電位に等しい。同図(b)は電位差が大きい場
合で、空乏層端13がp- 基板1に到達するとp- 基板
1とn- 領域2の間の接合に形成されている電位障壁が
低下し、所謂パンチスルー現象によりp- 基板1の正孔
は空乏化したn- 領域2を通りpウエル領域31に流れ
込み、正孔が枯渇した領域(p- 基板内にできる)に空
乏層ができる。このため、p- 基板1の電位はもはや空
乏化していないn-領域2の電位に追従しなくなる。さ
らに主電極間の電位差が増加すると、p- 基板1の電位
は上昇するもののn- 領域2の電位上昇よりは低く、そ
の落差でp-基板1とn- 領域2の両側に空乏層端13
が伸展する。p- 基板1の低電位側にあるpウエル領域
31直下の部分ではp- 基板1側の空乏層端13は殆ど
伸びず、高電位側にあるpウエル領域32直下の部分で
はp- 基板1側の空乏層端13が大きく伸びる。
のp- 基板1側の空乏層端13は大きく伸びるが、p-
基板電位はpウエル領域31に比較して高電位であるた
め、p- 基板1が低電位側にあるpウエル領域31と電
気的に接続され低電位に固定している場合に比較して、
p- 基板1とpウエル領域32の電位差は小さく、n -
領域2側に伸びる空乏層端13の伸びは小さくなる。こ
のためp- 基板1側から伸びた空乏層端13が高電位側
にあるpウエル領域32に到達することが防止され、パ
ンチスルー現象の発生を防ぐことができる。一方、n-
領域2内に形成されたp領域11はp- 基板1と同様フ
ローティングであるため、p領域11の電位はn- 領域
2とpウエル領域31の電位の間の電位となり、この電
位差によりn- 領域2内に空乏層端13が伸展する。こ
の伸展した空乏層端13がp- 基板1側から伸びた空乏
層と繋がると高電位側にあるpウエル領域32周辺を除
いたn- 領域2は完全に空乏化し高電圧を維持すること
ができる。空乏化していないn- 領域2の広さが狭い場
合には、pウエル領域31,n- 領域2,pウエル領域
32によって形成されるpnpトランジスタの電流増幅
率が高くなり耐圧が低下する恐れがある。しかし、これ
はゲート電極72が主電極82に対し正の電位を印加し
主電極82側にある高電位側のMOSFETをオンさ
せ、n- 領域2とpウエル領域32を短絡することによ
り、正孔の注入を抑えて電流増幅率を低くし、耐圧の低
下を防止することができる。この素子は主電極81およ
び82を有する構造が全く対称であるため、2つの主電
極間の電位が逆である場合にも高電圧を維持することが
できる。つぎに、この素子を導通状態にするには、主電
極81に低電位,主電極82に高電位を印加した場合に
はゲート電極71に主電極81に対し正の電圧を印加し
低電位側のMOSFETを導通させれば良い。この時、
主電極82側のゲートがオフ状態であれば、低電位側の
MOSFETから注入された電子によりpウエル領域3
1,n- 領域2,pウエル領域32によって形成される
pnpトランジスタのベース電流が供給されたことにな
り、このベース電流によりpウエル領域32から正孔が
注入される。従ってこの素子は主電極82側のゲートが
オフ状態であればバイポーラ動作即ちIGBT動作(ま
たはサイリスタ動作)させることが出来る。一方主電極
82側のゲートがオン状態であればpnpトランジスタ
のベース電流は高電位側のMOSFETによりバイパス
され正孔の注入は発生せず、この素子はユニポーラ動作
即ちMOSFET動作させることが出来る。このため、
この素子は定常的なオン状態ではオン電圧の低いIGB
T動作(またはサイリスタ動作)を行わせ、ターンオフ
直前に低ターンオフ損失のMOSFETモードに切り換
えることにより、低オン電圧と低ターンオフ損失の両立
を図り、また、高速スイッチング動作も可能である。
と同じ部分には同じ符号を付けてあり、これらについて
は図1で説明したのでここでは説明を省略する。図1と
異なる点はp領域11が複数ではなく単一の領域になっ
ている点である。この場合はこのp領域内に中性領域が
存在し同電位の領域が横方向に広がると電界集中が発生
し耐圧が低下するため最大の印加電圧でこのp領域11
が完全に空乏化するよう不純物濃度および拡散深さを注
意深く設計する必要がある。
および図2と同じ部分には同じ符号を付けてある。図2
と異なる点はゲート電極71、72がn- 領域2および
p領域11の一部にも絶縁膜61、62を介して設けら
れている点である。この素子ではオン期間に高電位側の
ゲート電極72に高電位側の主電極82に対し負の電位
を印加することにより、高電位側のpウエル領域32と
p領域11をn- 領域2上に形成された反転層で接続す
ることによりp領域11から正孔の注入を行うことが可
能となり、より低いオン電圧を得ることができる。ま
た、n- 領域2のライフタイムを短縮し、高速スイッチ
ング動作が可能になる。図4はこの素子のゲート駆動方
式の一実施例でタイミングチャートを示す。同図(a)
は主電極81の電位が主電極82の電位より低い場合を
示し、初期状態は素子が非導通でゲート電極71の電位
VG1はゲートしきい値以下、ゲート電極72の電位VG2
はゲートしきい値以上の状態である。ここで、VG1をゲ
ートしきい値以上にし、pウエル領域31にチャネルを
形成し、遅延時間τ1後、VG2をゲートしきい値以下に
してpウエル領域32に形成したチャネルを消滅させ、
pウエル領域32からn- 領域2への正孔の注入を発生
させ、素子を導通させる。次に、VG2をゲートしきい値
以上にしてpウエル領域32にチャネルを形成し、pウ
エル領域32からの正孔の注入を停止させ、遅延時間τ
2後、VG1をゲートしきい値以下にし、pウエル領域3
1のチャネルを消滅させ、電子の注入を停止させ、素子
を阻止状態にする。ここで、VG1とVG2の切替え遅れ時
間τ1とτ2は0でも良いが特にτ2は100ns〜1
μs程度の値にしてオン期間に注入された少数キャリア
が消滅してからオフさせることによりより一層ターンオ
フ損失を低減することができる。上記の駆動方法は第
1、第2および第3のいずれの実施例にも適用できる。
しかし、第3の実施例には、VG2に前述のゲートしきい
値以下の電位を与える代わりにn- 領域2の表面に反転
層が出来る電位を与える駆動方法を採用することで、p
ウエル領域32とp領域11が反転層で結ばれ、p領域
11からn- 領域2への正孔の注入が追加され、導通時
のオン電圧を一層低減できる。同図(b)は主電極81
の電位が主電極82の電位より高い場合で、前記のゲー
ト電極71と72の働きを逆転することにより同様の動
作を得ることができる。また、基板がn形で素子を構成
する各層、各領域の導電形が前記素子と異なる場合は、
電位を逆転させることで同様の制御が可能であることは
言うまでもない。
場合を示したが、これに限らずp領域11を複数として
もよい。この場合、複数のp領域11のうちpウエル領
域31および32に最も近いp領域11上に絶縁膜6
1、62を介してゲート電極71および72が設けられ
る。
方向のスイッチングが可能であり、しかも順及び逆方向
の特性を完全に対称にすることができる。また、耐圧は
両方の方向に対し共通のn- 領域で保持し、半導体基板
を浮遊電位にすることにより短いn- 領域で双方向の高
耐圧を得る事ができ、しかも、導通時にはバイポーラモ
ードになるため低オン電圧が実現できる。また、電流を
遮断する場合にはユニポーラモードに近い動作をさせ、
しかも、n- 領域のライフタイムを短縮することによっ
て、低ターンオフ損失で高速スイッチング動作が可能に
なる。
の伸びを示す図。
ングチャート。
図。
面構造図。
Claims (4)
- 【請求項1】第1導電形半導体基板上に設けられた第2
導電形半導体領域と、該第2導電形半導体領域の表層の
一部に設けられた少なくとも1組の相対する第1および
第2の第1導電形ウエル領域と、該第1導電形ウエル領
域の表層の一部に設けられた第2導電形高濃度半導体領
域と、前記相対する第1および第2の第1導電形ウエル
領域に挟まれた前記第2導電形半導体領域の表層の一部
に設けられた少なくとも1つの第1導電形半導体領域
と、前記第2導電形高濃度半導体領域と前記第2導電形
半導体領域との間の前記第1および第2のそれぞれの第
1導電形ウエル領域上に絶縁層を介してそれぞれ設けら
れた第1および第2のゲート電極と、前記第1および第
2の第1導電形ウエル領域と前記第2導電形高濃度半導
体領域とをそれぞれ電気的に接続する第1および第2の
主電極を有し、前記第1導電形半導体基板をフローテン
グとしたことを特徴とする半導体双方向性スイッチ。 - 【請求項2】第1導電形半導体基板上に設けられた第2
導電形半導体領域と、該第2導電形半導体領域の表層の
一部に設けられた少なくとも1組の相対する第1および
第2の第1導電形ウエル領域と、該第1導電形ウエル領
域の表層の一部に設けられた第2導電形高濃度半導体領
域と、前記相対する第1および第2の第1導電形ウエル
領域に挟まれた前記第2導電形半導体領域の表層の一部
に設けられた少なくとも1つの第1導電形半導体領域
と、前記第1導電形ウエル領域に最も近い該第1導電形
半導体領域と前記第2導電形高濃度領域とに挟まれた前
記第2導電形半導体領域と前記第1および第2のそれぞ
れの第1導電形ウエル領域上に絶縁層を介して形成され
た第1および第2のゲート電極と、前記第1および第2
のそれぞれの第1導電形ウエル領域と前記第2導電形高
濃度半導体領域とをそれぞれ電気的に接続する第1およ
び第2の主電極を有し、前記第1導電形半導体基板をフ
ローテングとしたことを特徴とする半導体双方向性スイ
ッチ。 - 【請求項3】第1のゲート電極にゲートしきい値以上の
電圧を印加し、0または所定の遅延時間の後に第2のゲ
ート電極にゲートしきい値以下の電圧を印加してオン
し、第2のゲート電極にゲートしきい値以上の電圧を印
加し、0または所定の遅延時間の後、第1のゲート電極
にゲートしきい値以下の電圧を印加してオフすることを
特徴とする請求項1または2記載の半導体双方向性スイ
ッチの駆動方法。 - 【請求項4】第1のゲート電極にゲートしきい値以上の
電圧を印加し、0または所定の遅延時間の後に第2のゲ
ート電極に第2導電型半導体領域の表面に反転層が形成
される電圧を印加してオンし、第2のゲート電極にゲー
トしきい値以上の電圧を印加し、0または所定の遅延時
間の後に第1のゲート電極にゲートしきい値以下の電圧
を印加してオフすることを特徴とする請求項2記載の半
導体双方向性スイッチの駆動方法。
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