JP2637173B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、絶縁ゲートを有する半導体装置に係り、特
に、その絶縁ゲート容量の低減が可能で、ターンオフ時
のスイツチング損失を少なくすることのできる構造の半
導体装置に関する。
に、その絶縁ゲート容量の低減が可能で、ターンオフ時
のスイツチング損失を少なくすることのできる構造の半
導体装置に関する。
［従来の技術］ 絶縁ゲートを有する半導体装置に関する従来技術とし
て、例えば、特公昭61−50397号公報等に記載された技
術が知られている。以下、この種従来技術を図面により
説明する。
て、例えば、特公昭61−50397号公報等に記載された技
術が知られている。以下、この種従来技術を図面により
説明する。
第４図，第５図は従来技術による半導体装置の構成例
を示す断面図、第６図は第５図に示す半導体装置の等価
回路である。第４図，第５図において、10はp+基板、20
はｎ層、21はn-層、30はｐ層、40はn+層、50はコレクタ
電極、51はエミツタ電極、52はゲート電極、60は絶縁
層、100は半導体装置である。
を示す断面図、第６図は第５図に示す半導体装置の等価
回路である。第４図，第５図において、10はp+基板、20
はｎ層、21はn-層、30はｐ層、40はn+層、50はコレクタ
電極、51はエミツタ電極、52はゲート電極、60は絶縁
層、100は半導体装置である。
第４図に示す半導体装置100は、p+基板10と、該p+基
板10上に形成したキヤリア濃度の比較的低いn-層21と、
該n-層21内に形成されたｐ層30と、該ｐ層30内に形成さ
れたキヤリア濃度の高いn+層40とを備え、表面に露出し
たn-層21及びｐ層30の上に絶縁ゲートが設けられて構成
されている。この絶縁ゲートは、例えば、SiO2またはS
ixNy等から成る絶縁物60とゲート電極52で構成されてい
る。また、p+基板10の一主面には、コレクタ電極50が低
抵抗接触して設けられ、一方、もう１つの主表面のn+層
40とｐ層30とには、これらを電気的に接続するように、
エミツタ電極51が設けられている。
板10上に形成したキヤリア濃度の比較的低いn-層21と、
該n-層21内に形成されたｐ層30と、該ｐ層30内に形成さ
れたキヤリア濃度の高いn+層40とを備え、表面に露出し
たn-層21及びｐ層30の上に絶縁ゲートが設けられて構成
されている。この絶縁ゲートは、例えば、SiO2またはS
ixNy等から成る絶縁物60とゲート電極52で構成されてい
る。また、p+基板10の一主面には、コレクタ電極50が低
抵抗接触して設けられ、一方、もう１つの主表面のn+層
40とｐ層30とには、これらを電気的に接続するように、
エミツタ電極51が設けられている。
このような構造を有する半導体装置100をオン状態に
するには、例えば、エミツタ電極51を0Vとし、コレクタ
電極50に正の電位を加え、ゲート電極52に正の電位を印
加すればよい。このように電位を与えることにより、ゲ
ート電極52に印加される正電位は、絶縁物60に接するｐ
層30の表面に反転層を形成する。この結果、エミツタ電
極51から電子が、n+層40、前述のｐ層30内の反転層、n-
層21を通つてp+基板10に流れ込む。この電子の流れによ
り、p+基板10からのホール注入が促され、そのホールが
n-層21、ｐ層30を通つてエミツタ電極51へ流れる。この
結果、コレクタ電極50からエミツタ電極51に電流が流
れ、半導体装置100は、オン状態になる。
するには、例えば、エミツタ電極51を0Vとし、コレクタ
電極50に正の電位を加え、ゲート電極52に正の電位を印
加すればよい。このように電位を与えることにより、ゲ
ート電極52に印加される正電位は、絶縁物60に接するｐ
層30の表面に反転層を形成する。この結果、エミツタ電
極51から電子が、n+層40、前述のｐ層30内の反転層、n-
層21を通つてp+基板10に流れ込む。この電子の流れによ
り、p+基板10からのホール注入が促され、そのホールが
n-層21、ｐ層30を通つてエミツタ電極51へ流れる。この
結果、コレクタ電極50からエミツタ電極51に電流が流
れ、半導体装置100は、オン状態になる。
一方、半導体装置100をオフ状態に移行させるには、
ゲート電極52に印加されていた正電位を取り除き、ｐ層
30内に生じていた反転層を消滅させればよい。これによ
り、この反転層を通る電子の流れが遮断され、p+基板10
からn-層21へ向けてのホールの注入がなくなるので、半
導体装置100はオフ状態となる。
ゲート電極52に印加されていた正電位を取り除き、ｐ層
30内に生じていた反転層を消滅させればよい。これによ
り、この反転層を通る電子の流れが遮断され、p+基板10
からn-層21へ向けてのホールの注入がなくなるので、半
導体装置100はオフ状態となる。
この半導体装置100は、高抵抗層であるn-層21がホー
ルの注入により伝導度変調を受けて低抵抗になるという
特性を有するため、電流密度の高い電流を流すことがで
きるという特徴を有する。しかし、この半導体装置100
は、p+基板10、n-層21、ｐ層30、n+層40から成るpnpn構
造のサイリスタを有しており、このサイリスタが一旦ラ
ツチアツプしてしまうと、ゲート電位を取り除いても、
コレクタ電極50とエミツタ電極51との間の電流を遮断で
きないという問題点があつた。このサイリスタのラツチ
アツプは、p+基板10からのホールが、n+層40からの電子
の注入を促す結果生じるものであり、電子が反転層を経
由せずに、直接ｐ層30、n-層21を通つてp+基板10に流れ
込むことにより生起するものである。
ルの注入により伝導度変調を受けて低抵抗になるという
特性を有するため、電流密度の高い電流を流すことがで
きるという特徴を有する。しかし、この半導体装置100
は、p+基板10、n-層21、ｐ層30、n+層40から成るpnpn構
造のサイリスタを有しており、このサイリスタが一旦ラ
ツチアツプしてしまうと、ゲート電位を取り除いても、
コレクタ電極50とエミツタ電極51との間の電流を遮断で
きないという問題点があつた。このサイリスタのラツチ
アツプは、p+基板10からのホールが、n+層40からの電子
の注入を促す結果生じるものであり、電子が反転層を経
由せずに、直接ｐ層30、n-層21を通つてp+基板10に流れ
込むことにより生起するものである。
前述のような第４図に示す半導体装置の問題点を解決
するための他の従来技術として、第５図に示すような構
造を有する半導体装置が知られている。
するための他の従来技術として、第５図に示すような構
造を有する半導体装置が知られている。
この第５図に示す従来技術による半導体装置は、第４
図に示す半導体装置100におけるp+基板10とn-層21との
間に、n-層21よりキヤリア濃度の高いｎ層20を挿入した
構造を有している。このｎ層20は、p+基板10からn-層21
へのホールの注入を適度に押える作用を行い、第５図の
半導体装置は、これにより、内部に存在するサイリスタ
がラツチアツプすることのないものとなる。
図に示す半導体装置100におけるp+基板10とn-層21との
間に、n-層21よりキヤリア濃度の高いｎ層20を挿入した
構造を有している。このｎ層20は、p+基板10からn-層21
へのホールの注入を適度に押える作用を行い、第５図の
半導体装置は、これにより、内部に存在するサイリスタ
がラツチアツプすることのないものとなる。
この半導体装置の等価回路は、第６図に示すように表
わすことができる。
わすことができる。
すなわち、この半導体装置は、コレクタ電極50とゲー
ト電極52との間に、主に、p+層10、ｎ層20間の接合容量
Cp + nと、ゲート電極52、n-層21間の容量Con -とが存在す
る。一方、ゲート電極52とエミツタ電極との間には、絶
縁物60をはさんで、ｐ層30とn+層40との間に、それぞれ
Cop,Con +の容量が存在する。
ト電極52との間に、主に、p+層10、ｎ層20間の接合容量
Cp + nと、ゲート電極52、n-層21間の容量Con -とが存在す
る。一方、ゲート電極52とエミツタ電極との間には、絶
縁物60をはさんで、ｐ層30とn+層40との間に、それぞれ
Cop,Con +の容量が存在する。
第５図に示す従来技術による半導体装置は、ゲート・
コレクタ間の容量が、第４図に示す従来技術による半導
体装置に比較して大きくなり、このため、別の問題点を
有するものである。
コレクタ間の容量が、第４図に示す従来技術による半導
体装置に比較して大きくなり、このため、別の問題点を
有するものである。
［発明が解決しようとする課題］ 前記第５図に示す従来技術は、p+基板10とｎ層20とに
よる接合容量が大きく、ターンオフ時に、そのスイツチ
ング損失が増大するという問題点を有している。
よる接合容量が大きく、ターンオフ時に、そのスイツチ
ング損失が増大するという問題点を有している。
以下、この点について、第６図を用いて説明する。
第５図に示す従来技術は、第４図に示す従来技術のp+
基板10とn-層21との間にn-層21よりキヤリア濃度の高い
ｎ層20を挿入したものである。従つて、第４図に示す従
来技術におけるゲート・コレクタ間の接合容量の１つ
が、p+基板とn-層21との間の接合容量CP + n -であつたも
のが、第５図に示すように、ｎ層20を挿入したことによ
り、この接合容量が、p+基板10とｎ層20との間の接合容
量CP + nに置きかわつたことになる。
基板10とn-層21との間にn-層21よりキヤリア濃度の高い
ｎ層20を挿入したものである。従つて、第４図に示す従
来技術におけるゲート・コレクタ間の接合容量の１つ
が、p+基板とn-層21との間の接合容量CP + n -であつたも
のが、第５図に示すように、ｎ層20を挿入したことによ
り、この接合容量が、p+基板10とｎ層20との間の接合容
量CP + nに置きかわつたことになる。
一般に、導電型の異なる半導体層間に生じる接合容量
は、一方の半導体層が同一の場合、他方の半導体層のキ
ヤリア濃度が高いほど大きくなるという特性を有する。
このため、前述の接合容量CP + nは、CP + n -より大きなも
のとなる。従つて、第５図に示す半導体装置のゲート・
コレクタ間の接合容量は、接合容量CP + nが大きくなつた
ことにより、第４図に示す半導体装置より大きなものと
なる。
は、一方の半導体層が同一の場合、他方の半導体層のキ
ヤリア濃度が高いほど大きくなるという特性を有する。
このため、前述の接合容量CP + nは、CP + n -より大きなも
のとなる。従つて、第５図に示す半導体装置のゲート・
コレクタ間の接合容量は、接合容量CP + nが大きくなつた
ことにより、第４図に示す半導体装置より大きなものと
なる。
このような、第５図に示す半導体装置において、ター
ンオフ時に、急峻な電圧が加わると、コレクタ電極C50
から、前述の容量CP + n,Con -を介して電流が流れ、その
電流がさらに、前述の容量Cop,Con +を介してエミツタ電
極E51に流れる。この結果、この電流は、ゲート電極G52
に正の電位を生じさせ、一旦遮断しかかつた半導体装置
100がオン状態に移行してしまうことになる。このた
め、前述の第５図に示す従来技術は、ターンオフ時に電
圧が上昇しながら電流が増加し、スイツチング損失が増
大するという問題点を有する。
ンオフ時に、急峻な電圧が加わると、コレクタ電極C50
から、前述の容量CP + n,Con -を介して電流が流れ、その
電流がさらに、前述の容量Cop,Con +を介してエミツタ電
極E51に流れる。この結果、この電流は、ゲート電極G52
に正の電位を生じさせ、一旦遮断しかかつた半導体装置
100がオン状態に移行してしまうことになる。このた
め、前述の第５図に示す従来技術は、ターンオフ時に電
圧が上昇しながら電流が増加し、スイツチング損失が増
大するという問題点を有する。
本発明の目的は、前述したような従来技術の問題点を
解決し、ターンオフ時の急峻な電圧上昇に伴う再点弧を
生じさせることを防止し、スイツチング損失の増大を生
じることのない半導体装置を提供することにある。
解決し、ターンオフ時の急峻な電圧上昇に伴う再点弧を
生じさせることを防止し、スイツチング損失の増大を生
じることのない半導体装置を提供することにある。
［課題を解決するための手段］ 本発明によれば、前記目的は、前記第５図に示す従来
技術において、p+基板10とｎ層20との間に、ｎ層20のキ
ヤリア濃度より低いキヤリア濃度を有するn-層を挿入す
ることにより達成される。
技術において、p+基板10とｎ層20との間に、ｎ層20のキ
ヤリア濃度より低いキヤリア濃度を有するn-層を挿入す
ることにより達成される。
［作用］ 本発明は、p+基板と該基板に接するｎ層との間にn-層
を挿入しているので、この間のpn接合の容量を低減させ
ることができ、ゲート・コレクタ間の容量を小さくする
ことができる。このため、ターンオフ時に急峻な電圧上
昇を生じても、このゲート・コレクタ間の容量及びゲー
トエミツタ間の容量を介して、コレクタ，ゲート，エミ
ツタ間に流れる電流を減少させることができ、ゲート電
位が上昇しても、再び、半導体装置がターンオフ状態と
なることがなくなる。従つて、ターンオフ時のスイツチ
ング損失も少なくすることができる。
を挿入しているので、この間のpn接合の容量を低減させ
ることができ、ゲート・コレクタ間の容量を小さくする
ことができる。このため、ターンオフ時に急峻な電圧上
昇を生じても、このゲート・コレクタ間の容量及びゲー
トエミツタ間の容量を介して、コレクタ，ゲート，エミ
ツタ間に流れる電流を減少させることができ、ゲート電
位が上昇しても、再び、半導体装置がターンオフ状態と
なることがなくなる。従つて、ターンオフ時のスイツチ
ング損失も少なくすることができる。
［実施例］ 以下、本発明による半導体装置の実施例を図面により
詳細に説明する。
詳細に説明する。
第１図は本発明の第１の実施例の構成を示す断面図で
ある。第１図において、22はn-層であり、他の符号は第
５図の場合と同一である。
ある。第１図において、22はn-層であり、他の符号は第
５図の場合と同一である。
第１図に示す本発明の第１の実施例は、第５図に示す
従来技術の半導体装置におけるp+基板10とｎ層20との間
にn-層22を挿入した点で、第５図に示す従来技術と相違
し、その他の点では従来技術の場合と同一である。
従来技術の半導体装置におけるp+基板10とｎ層20との間
にn-層22を挿入した点で、第５図に示す従来技術と相違
し、その他の点では従来技術の場合と同一である。
このような構成の半導体装置は、p+基板10上に、エピ
タキシヤル成長によりn-層22を形成し、その後、拡散ま
たはイオン注入により、あるいは、再びエピタキシヤル
成長を行うかによりｎ層20を形成し、その後さらに、n-
層21をエピタキシヤル成長させることにより形成した、
半導体ウエハ上に構成される。なお、以後の説明におい
て、本発明の半導体装置をPnP構造の半導体装置として
説明するが、本発明は、nPn構造の半導体装置にも同様
に適用できるものであることはいうまでもない。
タキシヤル成長によりn-層22を形成し、その後、拡散ま
たはイオン注入により、あるいは、再びエピタキシヤル
成長を行うかによりｎ層20を形成し、その後さらに、n-
層21をエピタキシヤル成長させることにより形成した、
半導体ウエハ上に構成される。なお、以後の説明におい
て、本発明の半導体装置をPnP構造の半導体装置として
説明するが、本発明は、nPn構造の半導体装置にも同様
に適用できるものであることはいうまでもない。
すなわち、前記本発明に用いられる半導体ウエハは、
第１の導電型の第１の半導体領域（p+基板10）と、該第
１の半導体領域に接する低いキヤリア濃度の第２導電型
の第２の半導体領域（n-層22）と、該第２の半導体領域
と接し、該第２の半導体領域より高いキヤリア濃度の第
２導電型の第３の半導体領域（ｎ層20）と、該第３の半
導体領域に接し、該第３の半導体領域より低いキヤリア
濃度の第２導電型の第４の半導体領域（n-層21）とによ
り構成される。
第１の導電型の第１の半導体領域（p+基板10）と、該第
１の半導体領域に接する低いキヤリア濃度の第２導電型
の第２の半導体領域（n-層22）と、該第２の半導体領域
と接し、該第２の半導体領域より高いキヤリア濃度の第
２導電型の第３の半導体領域（ｎ層20）と、該第３の半
導体領域に接し、該第３の半導体領域より低いキヤリア
濃度の第２導電型の第４の半導体領域（n-層21）とによ
り構成される。
本発明の第１の実施例は、前述のような構成の半導体
ウエハを用い、そのn-層21内にｐ層30、該ｐ層30内にn+
層40等を形成することにより、半導体装置として構成さ
れる。
ウエハを用い、そのn-層21内にｐ層30、該ｐ層30内にn+
層40等を形成することにより、半導体装置として構成さ
れる。
第１図に示す本発明の第１の実施例において、p+基板
10とn-層22の拡散電位により、n-層22に空乏層が伸び、
p+基板とn-層22との間の接合容量は、小さな値を有する
ことになる。この結果、この本発明の第１の実施例によ
る半導体装置は、ゲート・コレクタ間の容量が減少し、
ターンオフ時の急峻な電圧上昇によつても、ゲート・コ
レクタ間の容量及びゲート・エミツタ間の容量を介し
て、コレクタ，ゲート，エミツタに流れる電流が少なく
なり、ゲート電位の上昇を押えることができ、この結
果、半導体装置が再びオン状態に移行することがなくな
るので、ターンオフ時のスイツチング損失の増大を防止
することができる。
10とn-層22の拡散電位により、n-層22に空乏層が伸び、
p+基板とn-層22との間の接合容量は、小さな値を有する
ことになる。この結果、この本発明の第１の実施例によ
る半導体装置は、ゲート・コレクタ間の容量が減少し、
ターンオフ時の急峻な電圧上昇によつても、ゲート・コ
レクタ間の容量及びゲート・エミツタ間の容量を介し
て、コレクタ，ゲート，エミツタに流れる電流が少なく
なり、ゲート電位の上昇を押えることができ、この結
果、半導体装置が再びオン状態に移行することがなくな
るので、ターンオフ時のスイツチング損失の増大を防止
することができる。
前記n-層22内の拡散電位による空乏層の厚さは、0.3
μｍ以上とすることが望ましく、従つて、該n-層22も0.
3μｍ以上の厚みに設定することが望ましい。この値を
0.3μｍとした場合、ゲート・コレクタ間の容量CGCは、
第５図に示す従来技術の場合の約1/2に低下した。さら
に、この厚みを２μｍとしたとき、容量CGCは、同様に1
/5に激減するという結果が得られた。
μｍ以上とすることが望ましく、従つて、該n-層22も0.
3μｍ以上の厚みに設定することが望ましい。この値を
0.3μｍとした場合、ゲート・コレクタ間の容量CGCは、
第５図に示す従来技術の場合の約1/2に低下した。さら
に、この厚みを２μｍとしたとき、容量CGCは、同様に1
/5に激減するという結果が得られた。
また、n-層22内に空乏層を伸びやすくするには、この
n-層22のキヤリア濃度Ｎ（cm-3）と、n-層の厚さＷ（c
m）の関係を にすることが望ましいことが実験により確認された。こ
の結果、n-層22のキヤリア濃度は、n-層21のキヤリア濃
度より小さい方が望ましく、また、絶縁ゲートの容量よ
り、この接合容量を小さくすることが望ましいことが判
つた。
n-層22のキヤリア濃度Ｎ（cm-3）と、n-層の厚さＷ（c
m）の関係を にすることが望ましいことが実験により確認された。こ
の結果、n-層22のキヤリア濃度は、n-層21のキヤリア濃
度より小さい方が望ましく、また、絶縁ゲートの容量よ
り、この接合容量を小さくすることが望ましいことが判
つた。
ちなみに、n-層22のキヤリア濃度を１×1014cm-3以
下、その厚さを約２μｍとして、第１図に示す半導体装
置を構成した場合、この半導体装置は、ターンオフ時
に、再びオンする現象はほとんど発生しないものとなつ
た。
下、その厚さを約２μｍとして、第１図に示す半導体装
置を構成した場合、この半導体装置は、ターンオフ時
に、再びオンする現象はほとんど発生しないものとなつ
た。
第２図は本発明の第２の実施例の構成を示す断面図で
ある。第２図において、23はp+基板10とｎ層20との間の
一部にだけ挿入したn-層であり、他の符号は第１図の場
合と同一である。
ある。第２図において、23はp+基板10とｎ層20との間の
一部にだけ挿入したn-層であり、他の符号は第１図の場
合と同一である。
この第２図に示す本発明の第２の実施例は、n-層23を
p+層10とｎ層20の接合の一部に設けた実施例である。
p+層10とｎ層20の接合の一部に設けた実施例である。
第１図に示す本発明の第１の実施例は、p+基板とｎ層
20との間の全境界部にn-層22を設けたため、p+基板10か
ら注入されるホールのうち、n-層21に到達するホールの
量が減少し、n-層21の伝導度変調が小さくなり、出力電
流密度が低下する。そこで、第２図に示す本発明の第２
の実施例では、最もp+基板10からのホールの注入の著し
い絶縁ゲート52の下のp+基板10との界面には、n-層を設
けず、この部分でp+基板10とｎ層20とが直接接するよう
にし、その部分以外の部分にn-層23を設けることにし
た。これにより、本発明の第２の実施例は、出力電流密
度の減少を防ぐことができ、かつ、第１の実施例と同様
な効果も有するものとなる。
20との間の全境界部にn-層22を設けたため、p+基板10か
ら注入されるホールのうち、n-層21に到達するホールの
量が減少し、n-層21の伝導度変調が小さくなり、出力電
流密度が低下する。そこで、第２図に示す本発明の第２
の実施例では、最もp+基板10からのホールの注入の著し
い絶縁ゲート52の下のp+基板10との界面には、n-層を設
けず、この部分でp+基板10とｎ層20とが直接接するよう
にし、その部分以外の部分にn-層23を設けることにし
た。これにより、本発明の第２の実施例は、出力電流密
度の減少を防ぐことができ、かつ、第１の実施例と同様
な効果も有するものとなる。
この第２図に示す本発明の第２の実施例では、ゲート
電極の下方のp+基板10上のn-層を除くとしたが、本発明
は、除かれるn-層の位置をこの部分に特定しなくてもよ
い。
電極の下方のp+基板10上のn-層を除くとしたが、本発明
は、除かれるn-層の位置をこの部分に特定しなくてもよ
い。
第３図は本発明の第３の実施例の構成を示す断面図で
ある。第３図において、202は半導体装置であり、他の
符号は第１図の場合と同一である。
ある。第３図において、202は半導体装置であり、他の
符号は第１図の場合と同一である。
第３図に示す本発明の第３の実施例は、半導体基板の
平面方向に電流を流す半導体装置に本発明を適用したも
のであり、他の実施例と同様に動作可能であり、同様な
効果を奏するものである。
平面方向に電流を流す半導体装置に本発明を適用したも
のであり、他の実施例と同様に動作可能であり、同様な
効果を奏するものである。
前述した本発明の実施例は、p+基板に半導体装置を形
成するものとして説明したが、すでに説明したように、
本発明は、半導体の導電型を入れ替えた場合、すなわ
ち、ｐとｎとを入れ替えた場合にも適用することがで
き、同様な効果を奏することができる。また、実施例と
して説明した半導体装置に限らず、本発明は、pn接合と
絶縁ゲートが直列に接続される全ての半導体装置に適用
することが可能である。
成するものとして説明したが、すでに説明したように、
本発明は、半導体の導電型を入れ替えた場合、すなわ
ち、ｐとｎとを入れ替えた場合にも適用することがで
き、同様な効果を奏することができる。また、実施例と
して説明した半導体装置に限らず、本発明は、pn接合と
絶縁ゲートが直列に接続される全ての半導体装置に適用
することが可能である。
［発明の効果］ 以上説明したように、本発明によれば、ゲート・コレ
クタ間の容量を低減することができるので、ターンオフ
時に半導体装置が再びオンとなることを防止でき、ター
ンオフ時の半導体装置のスイツチング損失の増加を防止
することができる。また、ターンオフ時に半導体装置が
再びオンとなることを防止するため、従来用いられてい
た外部回路をなくし、ゲート回路を簡略化することがで
きる。
クタ間の容量を低減することができるので、ターンオフ
時に半導体装置が再びオンとなることを防止でき、ター
ンオフ時の半導体装置のスイツチング損失の増加を防止
することができる。また、ターンオフ時に半導体装置が
再びオンとなることを防止するため、従来用いられてい
た外部回路をなくし、ゲート回路を簡略化することがで
きる。
第１図，第２図及び第３図は本発明の第1,第２及び第３
の実施例の構成を示す断面図、第４図，第５図は従来技
術の構成を示す断面図、第６図は第５図の等価回路を示
す図である。 10……p+基板、20……ｎ層、21,22,23……n-層、30……
ｐ層、40……n+層、50……コレクタ電極、51……エミツ
タ電極、52……ゲート電極、60……絶縁層、100,202…
…半導体装置。
の実施例の構成を示す断面図、第４図，第５図は従来技
術の構成を示す断面図、第６図は第５図の等価回路を示
す図である。 10……p+基板、20……ｎ層、21,22,23……n-層、30……
ｐ層、40……n+層、50……コレクタ電極、51……エミツ
タ電極、52……ゲート電極、60……絶縁層、100,202…
…半導体装置。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中野 安紀 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 櫻井 直樹 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (56)参考文献 特開 昭52−75278（ＪＰ，Ａ) 特開 昭58−74076（ＪＰ，Ａ)
Claims (8)
- 【請求項１】第１の主表面を有する第１導電型の第１の
半導体領域と、該第１の半導体領域に接する低いキャリ
ア濃度の第２導電型の第２の半導体領域と、該第２の半
導体領域に接し、該第２の半導体領域より高いキャリア
濃度の第２導電型の第３の半導体領域と、該第３の半導
体領域に接し、第２の主表面を有し、該第３の半導体領
域より低いキャリア濃度の第２導電型の第４の半導体領
域と、該第４の半導体領域が露出する前記第２の主表面
に設けた絶縁ゲートとを備えることを特徴とする半導体
装置。 - 【請求項２】前記第４の半導体領域内に、第１導電型の
半導体層、該半導体層内に第２導電型の半導体層をさら
に備えることを特徴とする特許請求の範囲第１項記載の
半導体装置。 - 【請求項３】前記第２の半導体領域が、前記第１の半導
体領域の一部に接して設けられ、前記第１の半導体領域
と前記第３の半導体領域とが、前記第２の半導体領域が
設けられていない部分で直接接していることを特徴とす
る特許請求の範囲第１項または第２項記載の半導体装
置。 - 【請求項４】前記第１の半導体領域に結晶成長させた第
２の半導体領域と、該第２の半導体領域に不純物拡散、
イオン注入または結晶成長により形成した第３の半導体
領域と、該第３の半導体領域に結晶成長させた第４の半
導体領域とを備えることを特徴とする特許請求の範囲第
１項，第２項または第３項記載の半導体装置。 - 【請求項５】前記第２の半導体領域のキャリア濃度が、
前記第４の半導体領域のキャリア濃度と同等か低いこと
を特徴とする特許請求の範囲第１項ないし第４項のうち
１項記載の半導体装置。 - 【請求項６】前記第２の半導体領域の厚さＷと、キャリ
ア濃度Ｎとの関係が、 を満足することを特徴とする特許請求の範囲第１項ない
し第５項のうち１項記載の半導体装置。 - 【請求項７】前記絶縁ゲートと前記第４の半導体装置と
の容量より、前記第1,第２及び第３の半導体領域により
生成される接合容量が小さいことを特徴とする特許請求
の範囲第１項ないし第６項のうち１項記載の半導体装
置。 - 【請求項８】前記第１の主表面と前記第２の主表面とが
同一表面であることを特徴とする特許請求の範囲第１項
ないし第７項のうち１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63165065A JP2637173B2 (ja) | 1988-07-04 | 1988-07-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63165065A JP2637173B2 (ja) | 1988-07-04 | 1988-07-04 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0215671A JPH0215671A (ja) | 1990-01-19 |
| JP2637173B2 true JP2637173B2 (ja) | 1997-08-06 |
Family
ID=15805197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63165065A Expired - Lifetime JP2637173B2 (ja) | 1988-07-04 | 1988-07-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2637173B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5275278A (en) * | 1975-12-19 | 1977-06-24 | Meidensha Electric Mfg Co Ltd | Semiconductor device |
| DE3275335D1 (en) * | 1981-08-25 | 1987-03-05 | Bbc Brown Boveri & Cie | Thyristor |
-
1988
- 1988-07-04 JP JP63165065A patent/JP2637173B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0215671A (ja) | 1990-01-19 |
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Legal Events
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