JPH0324789B2 - - Google Patents
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- JPH0324789B2 JPH0324789B2 JP57052236A JP5223682A JPH0324789B2 JP H0324789 B2 JPH0324789 B2 JP H0324789B2 JP 57052236 A JP57052236 A JP 57052236A JP 5223682 A JP5223682 A JP 5223682A JP H0324789 B2 JPH0324789 B2 JP H0324789B2
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- thyristor
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- auxiliary emitter
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device
- H01L29/742—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a field effect transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1012—Base regions of thyristors
- H01L29/102—Cathode base regions of thyristors
-
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/7428—Thyristor-type devices, e.g. having four-zone regenerative action having an amplifying gate structure, e.g. cascade (Darlington) configuration
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は陰極が接触するｎエミツタ、陽極が接
触するｐエミツタおよびこれらのエミツタに境を
接する二つのベース層を含み、内部電流増幅用の
補助エミツタを備え、これに補助エミツタ電極が
接触しているサイリスタに関する。
触するｐエミツタおよびこれらのエミツタに境を
接する二つのベース層を含み、内部電流増幅用の
補助エミツタを備え、これに補助エミツタ電極が
接触しているサイリスタに関する。
この種のサイリスタは文献（A.Hoffmaun，K.
Stocker：Thyristorhandbuch，Verlag，
SIEMENSAG，Berlin u.Mu nchen，1965）に
記載され公知である。この文献においては中間格
子と呼ばれている補助エミツタにはサイリスタの
点弧に際して電流が流れ主エミツタ区域に大面積
の点弧過程を発生させる。この種のサイリスタは
全点弧過程が急速に進行するため陽極陰極間を流
れる負荷電流の上昇速度が極めて大きくなるもの
に対して適している。すなわち大きなdi／dt耐量を 持つている。しかし補助エミツタは主エミツタよ
りも常に点弧に敏感であるため、同じ構成である
か内部電流増幅手段を欠いているサイリスタより
も安定度が低い。この安定度というのはサイリス
タに急峻な順方向電圧が加わつたときにもサイリ
スタが不意に点弧することがないという性質、す
なわち高いdu／dt耐量を指すものである。
Stocker：Thyristorhandbuch，Verlag，
SIEMENSAG，Berlin u.Mu nchen，1965）に
記載され公知である。この文献においては中間格
子と呼ばれている補助エミツタにはサイリスタの
点弧に際して電流が流れ主エミツタ区域に大面積
の点弧過程を発生させる。この種のサイリスタは
全点弧過程が急速に進行するため陽極陰極間を流
れる負荷電流の上昇速度が極めて大きくなるもの
に対して適している。すなわち大きなdi／dt耐量を 持つている。しかし補助エミツタは主エミツタよ
りも常に点弧に敏感であるため、同じ構成である
か内部電流増幅手段を欠いているサイリスタより
も安定度が低い。この安定度というのはサイリス
タに急峻な順方向電圧が加わつたときにもサイリ
スタが不意に点弧することがないという性質、す
なわち高いdu／dt耐量を指すものである。
本発明の目的は、良好な安定性と高い点弧感度
という互いに相反する要求を充分満たしている内
部電流増幅型サイリスタを提供することである。
という互いに相反する要求を充分満たしている内
部電流増幅型サイリスタを提供することである。
上述の目的を達成するため、本発明のサイリス
タにおいては、陰極が接触するｎエミツタと、陽
極が接触するｐエミツタと、これらのエミツタに
境を接する二つのベース層と、内部電流増幅用の
補助エミツタとを備え、補助エミツタ内に補助エ
ミツタに対して反対導電形にドープされた半導体
領域が半導体基体表面まで広がつて形成され、半
導体基体表面において補助エミツタ電極の一部と
接触し、さらに前記半導体領域が半導体スイツチ
を通して補助エミツタに境を接するベース層に結
ばれ、前記半導体スイツチが反対導電形にドープ
された半導体領域、補助エミツタに境を接するベ
ース層の一つの部分区域およびそれらの間にある
補助エミツタの周縁区域から成り、この周縁区域
が第一制御電圧端子を備えるゲートによつて覆わ
れ、このゲートは薄い電気絶縁層によつて半導体
基体から隔離されているものである。
タにおいては、陰極が接触するｎエミツタと、陽
極が接触するｐエミツタと、これらのエミツタに
境を接する二つのベース層と、内部電流増幅用の
補助エミツタとを備え、補助エミツタ内に補助エ
ミツタに対して反対導電形にドープされた半導体
領域が半導体基体表面まで広がつて形成され、半
導体基体表面において補助エミツタ電極の一部と
接触し、さらに前記半導体領域が半導体スイツチ
を通して補助エミツタに境を接するベース層に結
ばれ、前記半導体スイツチが反対導電形にドープ
された半導体領域、補助エミツタに境を接するベ
ース層の一つの部分区域およびそれらの間にある
補助エミツタの周縁区域から成り、この周縁区域
が第一制御電圧端子を備えるゲートによつて覆わ
れ、このゲートは薄い電気絶縁層によつて半導体
基体から隔離されているものである。
また本発明のサイリスタにおいては、陰極が接
触するｎエミツタと、陽極が接触するｐエミツタ
と、これらのエミツタに境を接する二つのベース
層と、内部電流増幅用の補助エミツタと、外部電
界効果トランジスタとを備え、外部電界効果トラ
ンジスタのソース接続端子とドレイン接続端子と
が補助エミツタの横の境界からはみ出していない
補助エミツタ電極と補助エミツタに境を接するベ
ース層に結ばれ、ゲートは第二制御電圧端子を備
えているものである。
触するｎエミツタと、陽極が接触するｐエミツタ
と、これらのエミツタに境を接する二つのベース
層と、内部電流増幅用の補助エミツタと、外部電
界効果トランジスタとを備え、外部電界効果トラ
ンジスタのソース接続端子とドレイン接続端子と
が補助エミツタの横の境界からはみ出していない
補助エミツタ電極と補助エミツタに境を接するベ
ース層に結ばれ、ゲートは第二制御電圧端子を備
えているものである。
本発明のサイリスタを点弧するためには半導体
スイツチを導通接続する。サイリスタの点弧のた
めに半導体スイツチの制御電圧端子にスイツチが
エンハンスメント型のｐ（又はｎ）チヤネル電界
効果トランジスタ構成であるときは負（又は正）
制御電圧パルスを導き、また制御可能のエミツタ
短絡の制御電圧端子にはそれがデプレーシヨン型
のｐ（又はｎ）チヤネル電界効果トランジスタ構
成であるとき正（又は負）電圧パルスを導くよう
にしてサイリスタを駆動するのが有利である。
スイツチを導通接続する。サイリスタの点弧のた
めに半導体スイツチの制御電圧端子にスイツチが
エンハンスメント型のｐ（又はｎ）チヤネル電界
効果トランジスタ構成であるときは負（又は正）
制御電圧パルスを導き、また制御可能のエミツタ
短絡の制御電圧端子にはそれがデプレーシヨン型
のｐ（又はｎ）チヤネル電界効果トランジスタ構
成であるとき正（又は負）電圧パルスを導くよう
にしてサイリスタを駆動するのが有利である。
種々の実施例を示した図面について本発明を更
に詳細に説明する。
に詳細に説明する。
第１図に示したサイリスタはドープされた半導
体材料例えばシリコンから成る半導体基体に作ら
れた交互に導電形を逆にする四層構造を含んでい
る。この四層構造のｎ形層１はエミツタと、ｐ形
層２はｐベースと、ｎ形層３はｎベースと、ｐ形
層４はｐエミツタと呼ばれる。ｐエミツタ４には
端子Ａを持つ陽極５が設けられ、ｎエミツタ１は
端子Ｋを持つ陰極６が設けられている。
体材料例えばシリコンから成る半導体基体に作ら
れた交互に導電形を逆にする四層構造を含んでい
る。この四層構造のｎ形層１はエミツタと、ｐ形
層２はｐベースと、ｎ形層３はｎベースと、ｐ形
層４はｐエミツタと呼ばれる。ｐエミツタ４には
端子Ａを持つ陽極５が設けられ、ｎエミツタ１は
端子Ｋを持つ陰極６が設けられている。
主エミツタであるｎエミツタ１の複数個所をｐ
ベース２の延長部７が貫通し半導体基体表面８に
達し、そこで陰極６に接続している。延長部７は
固定エミツタ短絡を構成し端子ＡとＫに陽極５を
正とする順阻止（ブロツキング）電圧が印加され
たときサイリスタの不意の点弧を阻止する。この
作用は順阻止電圧の影響でｎエミツタ１に向つて
運ばれた正孔の大部分がｎエミツタ１とｐベース
２との間のpn接合に達することなく延長部７を
通して直接陰極６に達してｎエミツタ１から電子
を放出させることがないことによる。固定エミツ
タ短絡７の数が多い程サイリスタは急激に上昇す
る順阻止電圧にも感応せず安定となる。
ベース２の延長部７が貫通し半導体基体表面８に
達し、そこで陰極６に接続している。延長部７は
固定エミツタ短絡を構成し端子ＡとＫに陽極５を
正とする順阻止（ブロツキング）電圧が印加され
たときサイリスタの不意の点弧を阻止する。この
作用は順阻止電圧の影響でｎエミツタ１に向つて
運ばれた正孔の大部分がｎエミツタ１とｐベース
２との間のpn接合に達することなく延長部７を
通して直接陰極６に達してｎエミツタ１から電子
を放出させることがないことによる。固定エミツ
タ短絡７の数が多い程サイリスタは急激に上昇す
る順阻止電圧にも感応せず安定となる。
補助エミツタを構成するｎ領域９はｐベース２
内に半導体基体表面８まで拡がつて形成され、そ
こで補助エミツタ電極１０に接触する。
内に半導体基体表面８まで拡がつて形成され、そ
こで補助エミツタ電極１０に接触する。
これまでの内部電流増幅型のサイリスタと異
り、補助エミツタ電極１０は直接ｐベース２と結
合されずに半導体スイツチＳを通して結合されて
いる。このスイツチは第１図の実施例の場合一つ
のFET構造であつて半導体基体部分１乃至４の
上に設けられている。このFET構造にはｐ形半
導体領域１１が所属し、この領域は補助エミツタ
の延長部１２内にあつて半導体基体表面８に達し
そこで補助エミツタ電極１０の一部に接触する。
第二のｐ形半導体領域は補助エミツタ９と主エミ
ツタ１との間にあるｐベース部分区域１３となつ
ている。ｐ形半導体領域１１とｐベース部分区域
１３との間にある周縁区域１４は薄い絶縁膜１６
例えばSiO2膜によつて表面８から隔離されたゲ
ート１５で覆われる。ゲート１５は制御電圧端子
１７を備える。スイツチＳがエンハンスメント型
のFET構造であれば、Ｋ対してしきい値電圧を
越える制御電圧を端子１７に導くとゲート１５の
下の境界面に沿つて反転チヤネル１８が形成され
る。このｐ形チヤネルはｐ形半導体領域１１とｐ
ベース部分区域１３との間の低抵抗結合路とな
る。端子１７の制御電圧が遮断されるとチヤネル
１８が消減しｐ形半導体領域１１とｐベース部分
区域１３との間の結合が断たれる。従つて半導体
スイツチＳはその第一接続状態において補助エミ
ツタ電極１０をｐベース２と低抵抗結合し、第二
接続状態においては電極１０をｐベース２から切
り離て補助エミツタ９を無作用とする。このよう
にしてサイリスタは接続可能の内部電流増幅を示
す。
り、補助エミツタ電極１０は直接ｐベース２と結
合されずに半導体スイツチＳを通して結合されて
いる。このスイツチは第１図の実施例の場合一つ
のFET構造であつて半導体基体部分１乃至４の
上に設けられている。このFET構造にはｐ形半
導体領域１１が所属し、この領域は補助エミツタ
の延長部１２内にあつて半導体基体表面８に達し
そこで補助エミツタ電極１０の一部に接触する。
第二のｐ形半導体領域は補助エミツタ９と主エミ
ツタ１との間にあるｐベース部分区域１３となつ
ている。ｐ形半導体領域１１とｐベース部分区域
１３との間にある周縁区域１４は薄い絶縁膜１６
例えばSiO2膜によつて表面８から隔離されたゲ
ート１５で覆われる。ゲート１５は制御電圧端子
１７を備える。スイツチＳがエンハンスメント型
のFET構造であれば、Ｋ対してしきい値電圧を
越える制御電圧を端子１７に導くとゲート１５の
下の境界面に沿つて反転チヤネル１８が形成され
る。このｐ形チヤネルはｐ形半導体領域１１とｐ
ベース部分区域１３との間の低抵抗結合路とな
る。端子１７の制御電圧が遮断されるとチヤネル
１８が消減しｐ形半導体領域１１とｐベース部分
区域１３との間の結合が断たれる。従つて半導体
スイツチＳはその第一接続状態において補助エミ
ツタ電極１０をｐベース２と低抵抗結合し、第二
接続状態においては電極１０をｐベース２から切
り離て補助エミツタ９を無作用とする。このよう
にしてサイリスタは接続可能の内部電流増幅を示
す。
次に第１図のサイリスタの点弧過程について説
明する。まずサイリスタの端子ＡとＫの間に順方
向電圧が印加され、端子１７に負の制御電圧が印
加されている状態を出発点とする。順方向電圧の
作用により例えば熱発生した正孔が第１図に１９
として示されている道に沿つて固定エミツタ短絡
７に向つて進み導電チヤネル１８が形成されてい
るとき点２０において電位降下を生じ、効果的に
接続されている補助エミツタ９とｐベース２との
間のpn接合に順方向バイアスを加え電子をｐベ
ース２に送り込ませる。補助エミツタ９から放さ
れた電子は矢印２１の方向に動き、その一部はｎ
ベース３とｐエミツタ４との境界面に達してｐエ
ミツタから正孔を放出させる。これらの放出過程
は相互に増強し合いｐベース２とｎベース３が放
出されたキヤリヤで溢れサイリスタは補助エミツ
タ９の場所で点弧される。Ａから補助エミツタ
９、補助エミツタ電極１０およびスイツチＳを通
つてｎエミツタ１と陰極６に流れる負荷電流はｎ
エミツタ１に対する大きな点弧電流となる。
明する。まずサイリスタの端子ＡとＫの間に順方
向電圧が印加され、端子１７に負の制御電圧が印
加されている状態を出発点とする。順方向電圧の
作用により例えば熱発生した正孔が第１図に１９
として示されている道に沿つて固定エミツタ短絡
７に向つて進み導電チヤネル１８が形成されてい
るとき点２０において電位降下を生じ、効果的に
接続されている補助エミツタ９とｐベース２との
間のpn接合に順方向バイアスを加え電子をｐベ
ース２に送り込ませる。補助エミツタ９から放さ
れた電子は矢印２１の方向に動き、その一部はｎ
ベース３とｐエミツタ４との境界面に達してｐエ
ミツタから正孔を放出させる。これらの放出過程
は相互に増強し合いｐベース２とｎベース３が放
出されたキヤリヤで溢れサイリスタは補助エミツ
タ９の場所で点弧される。Ａから補助エミツタ
９、補助エミツタ電極１０およびスイツチＳを通
つてｎエミツタ１と陰極６に流れる負荷電流はｎ
エミツタ１に対する大きな点弧電流となる。
サイリスタの点弧面がキヤリヤの横方向拡散に
より領域９から出発してｎエミツタ１を少くとも
部分的に含むようになるまで広がると端子ＡとＫ
との間を流れる負荷電流はｎエミツタ１の点弧し
た部分を含むサイリスタ断面部分だけを流れるよ
うになる。この場合補助エミツタ９にはもはや負
荷電流は流れない。端子１７にはここでパルス状
の制御電圧Ｐ１を導くことができ、ｎエミツタ１
の区域を含むサイリスタの断面が電流を流すよう
になるとこの制御電圧を切り離すことができる。
より領域９から出発してｎエミツタ１を少くとも
部分的に含むようになるまで広がると端子ＡとＫ
との間を流れる負荷電流はｎエミツタ１の点弧し
た部分を含むサイリスタ断面部分だけを流れるよ
うになる。この場合補助エミツタ９にはもはや負
荷電流は流れない。端子１７にはここでパルス状
の制御電圧Ｐ１を導くことができ、ｎエミツタ１
の区域を含むサイリスタの断面が電流を流すよう
になるとこの制御電圧を切り離すことができる。
点弧電極２２がｐベース２に設けられている場
合は上記の場合よりも低い電圧でサイリスタを点
弧することができる。この電圧は端子２３に接続
されている点弧回路から端子ＡとＫとの間に導
く。接続点２０に加えるバイアス電圧はこの場合
点弧電極２２の下にある半導体区域で発生し、第
１図に示した路１９ａと１９とを通つて固定エミ
ツタ短絡７に達する正孔によつて作られる。端子
１７には同時に制御電圧Ｐ１が導かれる。
合は上記の場合よりも低い電圧でサイリスタを点
弧することができる。この電圧は端子２３に接続
されている点弧回路から端子ＡとＫとの間に導
く。接続点２０に加えるバイアス電圧はこの場合
点弧電極２２の下にある半導体区域で発生し、第
１図に示した路１９ａと１９とを通つて固定エミ
ツタ短絡７に達する正孔によつて作られる。端子
１７には同時に制御電圧Ｐ１が導かれる。
サイリスタの遮断は負荷電流が保持電流以下に
低下したとき生ずる。これには例えば端子ＡとＫ
とに加えられている電圧を切り離すかあるいは交
流電圧印加の場合には次の零点通過まで待つ。
低下したとき生ずる。これには例えば端子ＡとＫ
とに加えられている電圧を切り離すかあるいは交
流電圧印加の場合には次の零点通過まで待つ。
補助エミツタ９が無効にされていると、サイリ
スタは固定エミツタ短絡のため安定となり高い値
を持つかあるいは急峻に上昇する順阻止電圧に対
しても点弧しない。一方補助エミツタ９がパルス
電圧Ｐ１により有効となると点弧にきわめて敏感
となる。
スタは固定エミツタ短絡のため安定となり高い値
を持つかあるいは急峻に上昇する順阻止電圧に対
しても点弧しない。一方補助エミツタ９がパルス
電圧Ｐ１により有効となると点弧にきわめて敏感
となる。
これまでは本発明の原理を分り易く説明するた
め第１図の垂直中央線２４の右側にある部分だけ
について述べて来た。垂直中央線２４を対称軸と
する回転対称構造とすると部分１，９，１０，
６，１５および１６は環状となる。これらの部分
の線２４の左側にある断面は１′，９′，１０′，
６′，１５′および１６′として示されている。こ
のような構造の点弧は軸２４を中心軸とし点２０
と２０′を含む同心円に沿つて生ずる。
め第１図の垂直中央線２４の右側にある部分だけ
について述べて来た。垂直中央線２４を対称軸と
する回転対称構造とすると部分１，９，１０，
６，１５および１６は環状となる。これらの部分
の線２４の左側にある断面は１′，９′，１０′，
６′，１５′および１６′として示されている。こ
のような構造の点弧は軸２４を中心軸とし点２０
と２０′を含む同心円に沿つて生ずる。
第１図の線２４は画面に垂直な対称面と見るこ
とも可能である。この場合部分１，９，１０，
６，１５および１６は細長い帯状区域となりその
長辺が画面に垂直であり、特にサイリスタ断面全
体に亘つて広がるようにする。この場合１′，
９′，１０′，６′，１５′および１６′は対称面の
反対側にある対称部分となる。ゲート１５と１
５′は共通制御のため例えば導線２５によつて互
に結する。陰極６′も導線２６によつて陰極６と
結合する。
とも可能である。この場合部分１，９，１０，
６，１５および１６は細長い帯状区域となりその
長辺が画面に垂直であり、特にサイリスタ断面全
体に亘つて広がるようにする。この場合１′，
９′，１０′，６′，１５′および１６′は対称面の
反対側にある対称部分となる。ゲート１５と１
５′は共通制御のため例えば導線２５によつて互
に結する。陰極６′も導線２６によつて陰極６と
結合する。
部分１，９，１０，６，１５および１６は帯状
に構成し境界面８上にらせんその他の曲線を画く
ようにすることも有利である。
に構成し境界面８上にらせんその他の曲線を画く
ようにすることも有利である。
第２図に示したサイリスタは補助エミツタ９の
代りにｎエミツタ１よりも深くｐベース内に向が
つている補助エミツタ２７が設けられている点で
第１図のものと異つている。ｎエミツタ１の進入
深さを約20μmとすれば補助エミツタ２７の進入
深さは約50μmとなる。ただしこれらの値は一例
として挙げたもので本発明のサイリスタではこの
値に限定されるものではない。Ｄ１はｎエミツタ
１又は補助エミツタ９（第１図）とｐベース２、
ｎベース３間の境界面との間の間隔であり、Ｄ２
は補助エミツタ２１のこの境界面からの間隔であ
る。補助エミツタ２７、ｐベース２およびｎベー
ス３で構成されるnpn構造のサイリスタ点弧時に
放出される電子に関する電流増幅係数αnpn２は
間隔Ｄ２が比較的狭いため間隔Ｄ１を持つ構造
（１，２，３）又は（９，２，３）の対応する電
流増幅係数αnpn１より大きい。この電流増幅係
数の差は補助エミツタ２７から放出される電子の
再結合速度が間隔Ｄ２が小さいため１又は９から
放出される電子の再結合速度より低いことに基
く。第２図のサイリスタの点弧感度はαnpn２が
αnpn１より大きい度合に応じて高くなる。
代りにｎエミツタ１よりも深くｐベース内に向が
つている補助エミツタ２７が設けられている点で
第１図のものと異つている。ｎエミツタ１の進入
深さを約20μmとすれば補助エミツタ２７の進入
深さは約50μmとなる。ただしこれらの値は一例
として挙げたもので本発明のサイリスタではこの
値に限定されるものではない。Ｄ１はｎエミツタ
１又は補助エミツタ９（第１図）とｐベース２、
ｎベース３間の境界面との間の間隔であり、Ｄ２
は補助エミツタ２１のこの境界面からの間隔であ
る。補助エミツタ２７、ｐベース２およびｎベー
ス３で構成されるnpn構造のサイリスタ点弧時に
放出される電子に関する電流増幅係数αnpn２は
間隔Ｄ２が比較的狭いため間隔Ｄ１を持つ構造
（１，２，３）又は（９，２，３）の対応する電
流増幅係数αnpn１より大きい。この電流増幅係
数の差は補助エミツタ２７から放出される電子の
再結合速度が間隔Ｄ２が小さいため１又は９から
放出される電子の再結合速度より低いことに基
く。第２図のサイリスタの点弧感度はαnpn２が
αnpn１より大きい度合に応じて高くなる。
第２図には更に補助エミツタ２７の進入深さに
無関係にサイリスタの安定度を高める手段が示さ
れている。この手段はｎエミツタ１が追加ｐドー
ピングを受けて残りのｐベース２よりもドープ度
が高くなつているｐベース２の部分領域２８によ
つて包囲されていることによるものである。これ
によつて第２図の部分１，２および３から成る三
層構造の１から放出される電子に関する電流増幅
係数はＡとＫとにサイリスタ順方向電圧が印加さ
れ補助エミツタ２７が無効になつている状態にお
いて追加ドープ領域２８がない場合の電流増幅係
数より小さい。ｐベースのドーパント密度が約５
×1016cm-3のとき部分領域２８のドーパント密度
は約２×1014cm-3とすることができる。ただしこ
れらの値は一例として挙げたもので限界値ではな
い。
無関係にサイリスタの安定度を高める手段が示さ
れている。この手段はｎエミツタ１が追加ｐドー
ピングを受けて残りのｐベース２よりもドープ度
が高くなつているｐベース２の部分領域２８によ
つて包囲されていることによるものである。これ
によつて第２図の部分１，２および３から成る三
層構造の１から放出される電子に関する電流増幅
係数はＡとＫとにサイリスタ順方向電圧が印加さ
れ補助エミツタ２７が無効になつている状態にお
いて追加ドープ領域２８がない場合の電流増幅係
数より小さい。ｐベースのドーパント密度が約５
×1016cm-3のとき部分領域２８のドーパント密度
は約２×1014cm-3とすることができる。ただしこ
れらの値は一例として挙げたもので限界値ではな
い。
第２図のサイリスタの安定度は部分領域２８の
ドープ度をｐエミツタ２の残りの部分より高くす
ることなく、その代り再結合中心を追加すること
によつても高めることができる。これには例えば
部分領域２８に限定してｐベース２をｎエミツタ
１の形成前に電子線照射する。金又は白の原子を
拡散するかイオン注入によつて部分領域２８に入
れてもよい。
ドープ度をｐエミツタ２の残りの部分より高くす
ることなく、その代り再結合中心を追加すること
によつても高めることができる。これには例えば
部分領域２８に限定してｐベース２をｎエミツタ
１の形成前に電子線照射する。金又は白の原子を
拡散するかイオン注入によつて部分領域２８に入
れてもよい。
第２図のサイリスタも第１図のサイリスタと同
様に駆動される。
様に駆動される。
第３図に示した実施例は主として固定エミツタ
短絡の代りに制御可能のエミツタ短絡が設けられ
ている点で第２図のものと異つている。そのため
第１図のｎエミツタ１が二つあるいはそれ以上の
エミツタ部分領域１ａ，１ｂ等に分割され、これ
らの部分領域のそれぞれに陰極部分６ａ，６ｂ等
が設けられている。陰極部分６ａ，６ｂ等は互に
結ばれて共通端子Ｋに接続される。
短絡の代りに制御可能のエミツタ短絡が設けられ
ている点で第２図のものと異つている。そのため
第１図のｎエミツタ１が二つあるいはそれ以上の
エミツタ部分領域１ａ，１ｂ等に分割され、これ
らの部分領域のそれぞれに陰極部分６ａ，６ｂ等
が設けられている。陰極部分６ａ，６ｂ等は互に
結ばれて共通端子Ｋに接続される。
第３図にSE１として示されている制御可能の
エミツタ短絡はエミツタ部分領域１ａ内に作られ
たｐ形半導体領域２９を含み、この領域は半導体
基体境界面８まで広がりそこで陰極部分６ａに接
触する。エミツタ部分領域１ａ，１ｂはｐベース
２の区域３０によつて互に隔離される。この区域
は制御可能のエミツタ短絡の第二ｐ半導体区域と
見られるものである。ｐ形半導体領域２９と区域
３０との間には境界面８から始まるエミツタ部分
領域１ａの周縁区域１がある。この区域は薄い電
気絶縁層３４例えばSiO2層によつて半導体基体
から隔離され端子３３を備えるゲート３２によつ
て覆われる。部分２９乃至４は一つのデイプレー
シヨン型FFT構造を形成し、端子３３に制御電
圧が導かれることなしにＰ導電形チヤネル３５を
周縁区域３１に作り領域２９を区域３０と結合し
それによつて陰極部分６ａをｐベース２と低抵抗
結合する。チヤネル３５は反転チヤネルであつて
もあるいは境界面８のｐドーピングによつて作ら
れたチヤネルであつてもよい。エミツタ短絡SE
１は従つて端子３３の無電圧印加時に有効であ
る。端子３３に正の制御電圧が導かれるとチヤネ
ル４０が消減しｐベース２と陰極部分６ａとの間
の低抵抗結合が遮断されてエミツタ短絡SE１は
無効となる。
エミツタ短絡はエミツタ部分領域１ａ内に作られ
たｐ形半導体領域２９を含み、この領域は半導体
基体境界面８まで広がりそこで陰極部分６ａに接
触する。エミツタ部分領域１ａ，１ｂはｐベース
２の区域３０によつて互に隔離される。この区域
は制御可能のエミツタ短絡の第二ｐ半導体区域と
見られるものである。ｐ形半導体領域２９と区域
３０との間には境界面８から始まるエミツタ部分
領域１ａの周縁区域１がある。この区域は薄い電
気絶縁層３４例えばSiO2層によつて半導体基体
から隔離され端子３３を備えるゲート３２によつ
て覆われる。部分２９乃至４は一つのデイプレー
シヨン型FFT構造を形成し、端子３３に制御電
圧が導かれることなしにＰ導電形チヤネル３５を
周縁区域３１に作り領域２９を区域３０と結合し
それによつて陰極部分６ａをｐベース２と低抵抗
結合する。チヤネル３５は反転チヤネルであつて
もあるいは境界面８のｐドーピングによつて作ら
れたチヤネルであつてもよい。エミツタ短絡SE
１は従つて端子３３の無電圧印加時に有効であ
る。端子３３に正の制御電圧が導かれるとチヤネ
ル４０が消減しｐベース２と陰極部分６ａとの間
の低抵抗結合が遮断されてエミツタ短絡SE１は
無効となる。
第３図の実施例ではエミツタ部分領域１ｂの周
縁部分にSE１に対応した構成を持つ別の制御可
能のエミツタ短絡SE２が設けられている。エミ
ツタ短絡SE１とSE２はゲート３２を共通に持
つ。第３図のその他の部分は第１図、第２図と同
じ符号の部分に対応している。
縁部分にSE１に対応した構成を持つ別の制御可
能のエミツタ短絡SE２が設けられている。エミ
ツタ短絡SE１とSE２はゲート３２を共通に持
つ。第３図のその他の部分は第１図、第２図と同
じ符号の部分に対応している。
二つのエミツタ部分領域１ａ，１ｂの代りに同
様に構成された複数のエミツタ部分領域を設けて
も、あるいは単一のエミツタ領域例えば１ａだけ
又は１ｂだけとしてもよい。
様に構成された複数のエミツタ部分領域を設けて
も、あるいは単一のエミツタ領域例えば１ａだけ
又は１ｂだけとしてもよい。
第３図の構成によれば特にエミツタ部分領域１
ａ，１ｂ……が多数設けられそれに対応して多数
の制御可能のエミツタ短絡SE１，SE２……が設
けられているとき特に高い安定性が達成される。
これらは点弧時点に端子３３に加えられている正
の制御電圧例えばパルス状の制御電圧Ｐ３により
無効接続状態となり点弧前面がサイリスタ断面全
体に広がるのを阻止しない。サイリスタ断面の一
部がエミツタ部分領域１ａ，１ｂ等の近くで導電
状態になると制御電圧をＰ３として示したように
遮断することができる。点弧パルスＰ２を導く端
子２３が設けられていると、端子３３は導線３６
によつてこの端子２３と結び端子２３に加えられ
る電圧を制御電圧Ｐ３として使用することができ
る。端子１７を通しての制御は第１図の場合と同
様行われる。
ａ，１ｂ……が多数設けられそれに対応して多数
の制御可能のエミツタ短絡SE１，SE２……が設
けられているとき特に高い安定性が達成される。
これらは点弧時点に端子３３に加えられている正
の制御電圧例えばパルス状の制御電圧Ｐ３により
無効接続状態となり点弧前面がサイリスタ断面全
体に広がるのを阻止しない。サイリスタ断面の一
部がエミツタ部分領域１ａ，１ｂ等の近くで導電
状態になると制御電圧をＰ３として示したように
遮断することができる。点弧パルスＰ２を導く端
子２３が設けられていると、端子３３は導線３６
によつてこの端子２３と結び端子２３に加えられ
る電圧を制御電圧Ｐ３として使用することができ
る。端子１７を通しての制御は第１図の場合と同
様行われる。
上記のFET構造例えば２９乃至３４が構成す
るデイプレーシヨン型FETはエンハンスメント
型のFET構造で置き換えることができる。この
場合ゲート端子例えば３３には付加的に負の制御
電圧を導き、反転チヤネル例えば３５を形成させ
る。この付加制御電圧には点弧時点において制御
Ｐ３を重ねてチヤネルを消減させる。
るデイプレーシヨン型FETはエンハンスメント
型のFET構造で置き換えることができる。この
場合ゲート端子例えば３３には付加的に負の制御
電圧を導き、反転チヤネル例えば３５を形成させ
る。この付加制御電圧には点弧時点において制御
Ｐ３を重ねてチヤネルを消減させる。
第４図には補助エミツタ２７が外部電界効果ト
ランジスタ３７の形の半導体スイツチを通してｐ
ベース２と導電結合される実施例が示されてい
る。スイツチ３７のソース・ドレン区間の一端は
補助エミツタ電極１０に、他端はｐベース２に接
触する導電層３８に結合されている。補助エミツ
タ電極１０はこの場合補助エミツタ２７より横方
向にはみ出してはいない。スイツチ３７のゲート
は制御電圧端子３９に結ばれている。第４図のサ
イリスタの駆動は第１図の場合と同様に行われ、
端子３９は端子１７に対応し、３７がｐチヤネル
FETのとき制御電圧Ｐ１が加えられる。端子２
３には必要に応じて点弧電流パルスＰ２が導れ
る。
ランジスタ３７の形の半導体スイツチを通してｐ
ベース２と導電結合される実施例が示されてい
る。スイツチ３７のソース・ドレン区間の一端は
補助エミツタ電極１０に、他端はｐベース２に接
触する導電層３８に結合されている。補助エミツ
タ電極１０はこの場合補助エミツタ２７より横方
向にはみ出してはいない。スイツチ３７のゲート
は制御電圧端子３９に結ばれている。第４図のサ
イリスタの駆動は第１図の場合と同様に行われ、
端子３９は端子１７に対応し、３７がｐチヤネル
FETのとき制御電圧Ｐ１が加えられる。端子２
３には必要に応じて点弧電流パルスＰ２が導れ
る。
３７がｎチヤネルFETであれば端子３２には
補助エミツタ２７を有効接続するため正の制御電
圧を導く。この制御電圧は端子２３と３９とが結
ばれているとき端子２３に加えられる制御電流パ
ルスに基く電圧を使用することができる。
補助エミツタ２７を有効接続するため正の制御電
圧を導く。この制御電圧は端子２３と３９とが結
ばれているとき端子２３に加えられる制御電流パ
ルスに基く電圧を使用することができる。
本発明の枠内において補助エミツタはｐ形とし
てサイリスタのｎベース内にｐエミツタと並べて
設け、高い点弧感度を得るため半導体スイツチを
通してｎベースと低抵抗結合することができる。
この場合固定又は制御可能のエミツタ短絡もｐエ
ミツタの区域に設けられる。第１図乃至第４図は
端子ＡとＫとの意味を交換し、各半導体区域の導
電形を反対にし、制御電圧と制御電流の極性を反
対にすることによつてこの変形された実施例にも
適用される。
てサイリスタのｎベース内にｐエミツタと並べて
設け、高い点弧感度を得るため半導体スイツチを
通してｎベースと低抵抗結合することができる。
この場合固定又は制御可能のエミツタ短絡もｐエ
ミツタの区域に設けられる。第１図乃至第４図は
端子ＡとＫとの意味を交換し、各半導体区域の導
電形を反対にし、制御電圧と制御電流の極性を反
対にすることによつてこの変形された実施例にも
適用される。
第２図乃至第４図の実施例も第１図のものと同
様に対称軸２４を回転対称軸とする構造あるいは
２４を図面に垂直な対称面とする対称構造とする
ことができる。
様に対称軸２４を回転対称軸とする構造あるいは
２４を図面に垂直な対称面とする対称構造とする
ことができる。
第２図乃至第４図の部分１，１ａ，１ｂ，６，
６ｂ，１０，１５，１６，２７および３２と３４
は帯状に構成し、境界面８上でらせんその他の曲
線状に配置することも有利である。
６ｂ，１０，１５，１６，２７および３２と３４
は帯状に構成し、境界面８上でらせんその他の曲
線状に配置することも有利である。
第２図又は第３図の実施例にも外部トランジス
タの形の半導体スイツチを使用することができ
る。更に総ての図面において固定エミツタ短絡７
を制御可能のエミツタ短絡例えばSE１又はSE２
で置き換えることができる。
タの形の半導体スイツチを使用することができ
る。更に総ての図面において固定エミツタ短絡７
を制御可能のエミツタ短絡例えばSE１又はSE２
で置き換えることができる。
本発明によれば、補助エミツタが半導体スイツ
チの非導通時には無効であつてサイリスタの安定
性を阻害することなく、半導体スイツチの導通時
には点弧感度を高めるものである。また、補助エ
ミツタと両ベース層を含む三層構造の補助エミツ
タから放出されるキヤリヤに関する電流増幅係数
が主エミツタと両ベース層を含む三層構造の対応
する電流増幅係数より大きくなるようにこれらの
三層構造を構成すると、得られる点弧感度はこれ
らの電流増幅係数の差に伴つて上昇する。
チの非導通時には無効であつてサイリスタの安定
性を阻害することなく、半導体スイツチの導通時
には点弧感度を高めるものである。また、補助エ
ミツタと両ベース層を含む三層構造の補助エミツ
タから放出されるキヤリヤに関する電流増幅係数
が主エミツタと両ベース層を含む三層構造の対応
する電流増幅係数より大きくなるようにこれらの
三層構造を構成すると、得られる点弧感度はこれ
らの電流増幅係数の差に伴つて上昇する。
第１図乃至第４図は本発明のそれぞれ異る実施
例の断面図を示す。 １……ｎエミツタ、２……ｐベース、３……ｎ
ベース、４……ｐエミツタ、９……補助エミツ
タ、１０……補助エミツタ電極、１１……ｐ形半
導体領域、１３……部分区域、１４……周縁区
域、１５……ゲート、１６……電気絶縁層、１７
……制御電圧端子、２７……補助エミツタ、３７
……外部電界効果トランジスタ、３９……第二制
御電圧端子。
例の断面図を示す。 １……ｎエミツタ、２……ｐベース、３……ｎ
ベース、４……ｐエミツタ、９……補助エミツ
タ、１０……補助エミツタ電極、１１……ｐ形半
導体領域、１３……部分区域、１４……周縁区
域、１５……ゲート、１６……電気絶縁層、１７
……制御電圧端子、２７……補助エミツタ、３７
……外部電界効果トランジスタ、３９……第二制
御電圧端子。
Claims (1)
- 【特許請求の範囲】 １ 陰極が接触するｎエミツタと、陽極が接触す
るｐエミツタと、これらのエミツタに境を接する
二つのベース層と、内部電流増幅用の補助エミツ
タとを備え、補助エミツタ内に補助エミツタに対
して反対導電形にドープされた半導体領域が半導
体基体表面まで広がつて形成され、半導体基体表
面において補助エミツタ電極の一部と接触し、さ
らに前記半導体領域が半導体スイツチを通して補
助エミツタに境を接するベース層に結ばれ、前記
半導体スイツチが反対導電形にドープされた半導
体領域、補助エミツタに境を接するベース層の一
つの部分区域およびそれらの間にある補助エミツ
タの周縁区域から成り、この周縁区域が第一制御
電圧端子を備えるゲートによつて覆われ、このゲ
ートは薄い電気絶縁層によつて半導体基体から隔
離されていることを特徴とするサイリスタ。 ２ 補助エミツタが両ベース層と共に一つのnpn
又はpnp構造を構成し、半導体スイツチが導通状
態にあり順阻止電圧が印加されているとき補助エ
ミツタから放出されたキヤリヤに関するこの構造
の電流増幅係数がｎ（又はｐ）エミツタと両ベー
ス層が形成するnpn又はpnp構造の対応する電流
増幅係数より大きいことを特徴とする特許請求の
範囲第１項に記載のサイリスタ。 ３ 補助エミツタと両ベース層間のpn接合との
間の間隔がｎ（又はｐ）エミツタとこのpn接合間
の間隔より小さいことを特徴とする特許請求の範
囲第２項記載のサイリスタ。 ４ ｎ（又はｐ）エミツタが境を接するベース層
の一つの部分領域によつて包囲され、この部分領
域のドープ度が補助エミツタを包囲するベース層
部分領域のドープ度より高いことを特徴とする特
許請求の範囲第２項記載のサイリスタ。 ５ ｎ（又はｐ）エミツタが境を接するベース層
の一つの部分領域によつて包囲され、この部分領
域は補助エミツタを包囲するベース層部分領域よ
りも単位体積当りの再結合中心の数が多いことを
特徴とする特許請求の範囲第２項記載のサイリス
タ。 ６ ｎ（又はｐ）エミツタが少なくとも一つの固
定エミツタ短絡を備え、この短絡はｎ（又はｐ）
エミツタに境を接するベース層のｎ（又はｐ）エ
ミツタを貫通して半導体基体境界面まで広がり、
そこで陰極（又は陽極）が接触している延長部か
ら成ることを特徴とする特許請求の範囲第１項乃
至第５項の一つに記載のサイリスタ。 ７ ｎ（又はｐ）エミツタが少なくとも一つの制
御可能のエミツタ短絡を備え、この短絡は陰極
（又は陽極）と結ばれた第一導電形の第一半導体
領域と補助エミツタに境を接するベース層と結ば
れた第一導電形の第二半導体領域とこれらの半導
体領域の間にある半導体区域とを備え、この半導
体区域は半導体基体から絶縁され第三の制御電圧
端子を備えるゲートによつて覆われていることを
特徴とする特許請求の範囲第１項乃至第６項の一
つに記載のサイリスタ。 ８ 補助エミツタに境を接するベース層が点弧回
路接続用の端子を持つ点弧電極を備えていること
を特徴とする特許請求の範囲第１項ないし第７項
の一つに記載のサイリスタ。 ９ 点弧回路用の端子が第二の制御電圧端子と第
三の制御電圧端子の双方又は一方を備えているこ
とを特徴とする特許請求の範囲第７項または第８
項記載のサイリスタ。 １０ 陽極と陰極とが半導体基体の互いに対向す
る境界面上に置かれていることを特徴とする特許
請求の範囲第１項乃至第９項の一つに記載のサイ
リスタ。 １１ 陰極が接触するｎエミツタと、陽極が接触
するｐエミツタと、これらのエミツタに境を接す
る二つのベース層と、内部電流増幅用の補助エミ
ツタと、外部電界効果トランジスタとを備え、外
部電界効果トランジスタのソース接続端子とドレ
ン接続端子とが補助エミツタの境の境界からはみ
出していない補助エミツタ電極と補助エミツタに
境を接するベース層に結ばれ、ゲートは第二制御
電圧端子を備えていることを特徴とするサイリス
タ。 １２ 補助エミツタが両ベース層と共に一つの
npn又はpnp構造を構成し、半導体スイツチが導
通状態にあり順阻止電圧が印加されているとき補
助エミツタから放出されたキヤリヤに関するこの
構造の電流増幅幅係数がｎ（又はｐ）エミツタと
両ベース層が形成するnpn又はpnp構造の対応す
る電流増幅係数より大きいことを特徴とする特許
請求の範囲第１１項記載のサイリスタ。 １３ 補助エミツタと両ベース層間のpn接合と
の間の間隔がｎ（又はｐ）エミツタとこのpn接合
間の間隔より小さいことを特徴とする特許請求の
範囲第１２項記載のサイリスタ。 １４ ｎ（又はｐ）エミツタが境を接するベース
層の一つの部分領域によつて包囲され、この部分
領域のドープ度が補助エミツタを包囲するベース
層部分領域のドープ度より高いことを特徴とする
特許請求の範囲第１２項記載のサイリスタ。 １５ ｎ（又はｐ）エミツタが境を接するベース
層の一つの部分領域によつて包囲され、この部分
領域は補助エミツタを包囲するベース層部分領域
よりも単位体積当たりの再結合中心の数が多いこ
とを特徴とする特許請求の範囲第１２項記載のサ
イリスタ。 １６ ｎ（又はｐ）エミツタが少なくとも一つの
固定エミツタ短絡を備え、この短絡はｎ（又はｐ）
エミツタに境を接するベース層のｎ（又はｐ）エ
ミツタを貫通して半導体基体境界面まで広がり、
そこで陰極（又は陽極）が接触している延長部か
ら成ることを特徴とする特許請求の範囲第１１項
乃至第１５項の一つに記載のサイリスタ。 １７ ｎ（又はｐ）エミツタが少なくとも一つの
制御可能のエミツタ短絡を備え、この短絡は陰極
（又は陽極）と結ばれた第一導電形の第一半導体
領域と補助エミツタに境を接するベース層と結ば
れた第一導電形の第二半導体領域とこれらの半導
体領域の間にある半導体区域とを備え、この半導
体区域は半導体基体から絶縁され第三の制御電圧
端子を備えるゲートによつて覆われていることを
特徴とする特許請求の範囲第１１項乃至第１６項
の一つに記載のサイリスタ。 １８ 補助エミツタに境を接するベース層が点弧
回路接続用の端子を持つ点弧電極を備えているこ
とを特徴とする特許請求の範囲第１項乃至第１７
項の一つに記載のサイリスタ。 １９ 点弧回路用の端子が第二の制御電圧端子と
第三の制御電圧端子の双方又は一方を備えている
ことを特徴とする特許請求の範囲第１７項または
第１８項記載のサイリスタ。 ２０ 陽極と陰極とが半導体基体の互いに対向す
る境界面上に置かれていることを特徴とする特許
請求の範囲第１１項乃至第１９項の一つに記載の
サイリスタ。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19813112940 DE3112940A1 (de) | 1981-03-31 | 1981-03-31 | Thyristor mit anschaltbarer innerer stromverstaerkerung und verfahren zu seinem betrieb |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57176765A JPS57176765A (en) | 1982-10-30 |
| JPH0324789B2 true JPH0324789B2 (ja) | 1991-04-04 |
Family
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