JP3288878B2 - 半導体装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、と
くに、トレンチゲート構造を有する高耐圧系の縦型絶縁
ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated
Gate BipolarTransistor)の構造に関するものである。
くに、トレンチゲート構造を有する高耐圧系の縦型絶縁
ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated
Gate BipolarTransistor)の構造に関するものである。
【０００２】
【従来の技術】ＩＧＢＴは、図１０に代表されるユニッ
トセル断面構造を有するトランジスタであり、上部にＭ
ＯＳＦＥＴ構造、下部にバイポーラトランジスタ構造部
を有する複合構造ととらえることができる。シリコンウ
ェーハに形成されたＮチャネルＩＧＢＴを例にしてその
構造及び動作を説明する。このウェーハを構成するシリ
コン半導体基板２０は、厚さ約１５０μｍ、不純物濃度
約１０20ｃｍ-3のＰ型アノード領域８からなり、その第
１の主面上にＮ−ドレイン領域２が形成されたシリコン
半導体層がエピタキシャル成長により積層されている。
このＮ−ドレイン領域２中には、Ｐ型ベース領域３が、
さらに、このＰ型ベース領域３中には、Ｎ＋ソース領域
４が通常の不純物拡散により形成されている。このドレ
イン領域２が形成されている半導体層の表面には、薄い
ゲ−ト酸化膜６を介してポリシリコンゲ−ト電極７が設
けられている。ソース領域４とベース領域３とをこの半
導体層２の表面で短絡するような形でソース金属電極１
０が設けられている。またポリシリコンゲ−ト電極７に
接続してゲ−ト金属電極１１が形成され、さらにＰ型ア
ノード領域８に接続して、半導体基板２０の第２の主面
上にアノード金属電極１２が設けられている。図１０の
ＩＧＢＴは、空乏層がアノード領域まで達することがな
いので、ノンパンチスルー型という。
トセル断面構造を有するトランジスタであり、上部にＭ
ＯＳＦＥＴ構造、下部にバイポーラトランジスタ構造部
を有する複合構造ととらえることができる。シリコンウ
ェーハに形成されたＮチャネルＩＧＢＴを例にしてその
構造及び動作を説明する。このウェーハを構成するシリ
コン半導体基板２０は、厚さ約１５０μｍ、不純物濃度
約１０20ｃｍ-3のＰ型アノード領域８からなり、その第
１の主面上にＮ−ドレイン領域２が形成されたシリコン
半導体層がエピタキシャル成長により積層されている。
このＮ−ドレイン領域２中には、Ｐ型ベース領域３が、
さらに、このＰ型ベース領域３中には、Ｎ＋ソース領域
４が通常の不純物拡散により形成されている。このドレ
イン領域２が形成されている半導体層の表面には、薄い
ゲ−ト酸化膜６を介してポリシリコンゲ−ト電極７が設
けられている。ソース領域４とベース領域３とをこの半
導体層２の表面で短絡するような形でソース金属電極１
０が設けられている。またポリシリコンゲ−ト電極７に
接続してゲ−ト金属電極１１が形成され、さらにＰ型ア
ノード領域８に接続して、半導体基板２０の第２の主面
上にアノード金属電極１２が設けられている。図１０の
ＩＧＢＴは、空乏層がアノード領域まで達することがな
いので、ノンパンチスルー型という。
【０００３】このような半導体装置は、ソース金属電極
１０を接地し、アノード金属電極１２に正電圧が印加さ
れた状態でゲ−ト電極７を負電位に保てば、半導体装置
は、阻止状態になる。ゲ−ト電極７に正電圧を印加すれ
ば、一般のＭＯＳＦＥＴと同様にＰ型ベース領域３の表
面に反転チャネル領域が形成され、ソース領域４からチ
ャネルを通してドレイン領域２の表面部分に電子が流入
し、電子の蓄積層が形成される。電子はさらにソース−
アノード間に印加されている電圧によってドレイン領域
２中をアノード金属電極１２側へ走行し、Ｐ型アノード
領域８とＮ−ドレイン領域２の間を順バイアス状態に至
らしめる。これによりＰ型アノード領域８からＮ−ドレ
イン領域２へ正孔の注入が生じ、Ｎ−ドレイン領域２中
の伝導度が変調されると共に素子は通電状態となる。こ
の状態でゲ−ト電極７を零もしくは負電位に戻せばチャ
ネルが閉じ、該素子は再び阻止状態に戻る。一般のＭＯ
ＳＦＥＴではドレイン領域に電子しか注入されないた
め、このドレイン領域の濃度が低い場合や、ドレイン領
域が厚い場合には、ドレイン領域が電子の流れにとっ
て、極めて大きい抵抗となり、これがＭＯＳＦＥＴのオ
ン抵抗の最大成分であった。一方、ＩＧＢＴでは、前記
ドレイン領域が伝導度変調を受けるのでその抵抗成分は
極めて小さくなり、このドレイン領域の濃度が低くかつ
この領域が厚い場合でもオン抵抗の小さい半導体装置と
なる。
１０を接地し、アノード金属電極１２に正電圧が印加さ
れた状態でゲ−ト電極７を負電位に保てば、半導体装置
は、阻止状態になる。ゲ−ト電極７に正電圧を印加すれ
ば、一般のＭＯＳＦＥＴと同様にＰ型ベース領域３の表
面に反転チャネル領域が形成され、ソース領域４からチ
ャネルを通してドレイン領域２の表面部分に電子が流入
し、電子の蓄積層が形成される。電子はさらにソース−
アノード間に印加されている電圧によってドレイン領域
２中をアノード金属電極１２側へ走行し、Ｐ型アノード
領域８とＮ−ドレイン領域２の間を順バイアス状態に至
らしめる。これによりＰ型アノード領域８からＮ−ドレ
イン領域２へ正孔の注入が生じ、Ｎ−ドレイン領域２中
の伝導度が変調されると共に素子は通電状態となる。こ
の状態でゲ−ト電極７を零もしくは負電位に戻せばチャ
ネルが閉じ、該素子は再び阻止状態に戻る。一般のＭＯ
ＳＦＥＴではドレイン領域に電子しか注入されないた
め、このドレイン領域の濃度が低い場合や、ドレイン領
域が厚い場合には、ドレイン領域が電子の流れにとっ
て、極めて大きい抵抗となり、これがＭＯＳＦＥＴのオ
ン抵抗の最大成分であった。一方、ＩＧＢＴでは、前記
ドレイン領域が伝導度変調を受けるのでその抵抗成分は
極めて小さくなり、このドレイン領域の濃度が低くかつ
この領域が厚い場合でもオン抵抗の小さい半導体装置と
なる。
【０００４】この様なＩＧＢＴはアノード領域からドレ
イン領域中に注入した少数キャリア（正孔）の一部が過
剰少数キャリアとしてドレイン領域中に蓄積されてしま
う。従って、このＩＧＢＴをオフするためにゲート電圧
を零にしてチャネルを閉じて電子の流れを止めても蓄積
された少数キャリア（正孔）が排出されるまで、このＩ
ＧＢＴはオフ状態にならない。さらに、このＩＧＢＴで
は、オフ時にドレイン領域に存在する電子がアノード領
域を通過する際にアノード領域から新たな正孔の注入を
誘起し、結果的にはターンオフ時間が極めて長くなる。
そのため、ＩＧＢＴでは一般的なＭＯＳＦＥＴと比べて
約１０倍の電流を流すことができるが、ターンオフ時間
は逆に１０倍以上長くなる。
イン領域中に注入した少数キャリア（正孔）の一部が過
剰少数キャリアとしてドレイン領域中に蓄積されてしま
う。従って、このＩＧＢＴをオフするためにゲート電圧
を零にしてチャネルを閉じて電子の流れを止めても蓄積
された少数キャリア（正孔）が排出されるまで、このＩ
ＧＢＴはオフ状態にならない。さらに、このＩＧＢＴで
は、オフ時にドレイン領域に存在する電子がアノード領
域を通過する際にアノード領域から新たな正孔の注入を
誘起し、結果的にはターンオフ時間が極めて長くなる。
そのため、ＩＧＢＴでは一般的なＭＯＳＦＥＴと比べて
約１０倍の電流を流すことができるが、ターンオフ時間
は逆に１０倍以上長くなる。
【０００５】一方、ＩＧＢＴのＭＯＳＦＥＴ構造部分と
同じ構成を有する電力用縦型ＭＯＳＦＥＴはオン電圧を
改善するためにゲート長を縮小することのできるトレン
チゲート構造が採用されている。図１１は従来の縦型Ｍ
ＯＳＦＥＴの断面図である。シリコン半導体基板の第１
の主面にはＮ−ドレイン領域（Ｎ型ドレイン領域）２が
形成され、第２の主面（裏面）には、Ｎ＋ドレイン領域
（Ｎ型ドレイン領域）１が形成されている。Ｎ＋ドレイ
ン領域２内には第１の主面に露出するＰ型ベース領域３
が形成されており、このＰ型ベース領域３内に第１の主
面に露出してＮ型ソース領域４が複数領域形成されてい
る。このＮ型ソース領域４及びＰ型ベース領域３を貫通
してＮ型ドレイン領域２に達するトレンチ５がＮ型ソー
ス領域３の各領域毎に形成されており、その内壁には、
ＳｉＯ2 などのゲート絶縁膜６が形成されている。ゲー
ト絶縁膜６が形成されたトレンチ５の内部にはポリシリ
コンゲート電極７が埋め込まれている。ポリシリコンゲ
ート電極７は、ＳｉＯ2 などの絶縁膜１５に被覆されて
いる。このドレイン領域２が形成されている第１の主面
にはソース領域４とベース領域３とを第１の主面で短絡
するような形でソース金属電極（Ｓ）１０が設けられて
いる。
同じ構成を有する電力用縦型ＭＯＳＦＥＴはオン電圧を
改善するためにゲート長を縮小することのできるトレン
チゲート構造が採用されている。図１１は従来の縦型Ｍ
ＯＳＦＥＴの断面図である。シリコン半導体基板の第１
の主面にはＮ−ドレイン領域（Ｎ型ドレイン領域）２が
形成され、第２の主面（裏面）には、Ｎ＋ドレイン領域
（Ｎ型ドレイン領域）１が形成されている。Ｎ＋ドレイ
ン領域２内には第１の主面に露出するＰ型ベース領域３
が形成されており、このＰ型ベース領域３内に第１の主
面に露出してＮ型ソース領域４が複数領域形成されてい
る。このＮ型ソース領域４及びＰ型ベース領域３を貫通
してＮ型ドレイン領域２に達するトレンチ５がＮ型ソー
ス領域３の各領域毎に形成されており、その内壁には、
ＳｉＯ2 などのゲート絶縁膜６が形成されている。ゲー
ト絶縁膜６が形成されたトレンチ５の内部にはポリシリ
コンゲート電極７が埋め込まれている。ポリシリコンゲ
ート電極７は、ＳｉＯ2 などの絶縁膜１５に被覆されて
いる。このドレイン領域２が形成されている第１の主面
にはソース領域４とベース領域３とを第１の主面で短絡
するような形でソース金属電極（Ｓ）１０が設けられて
いる。
【０００６】また、ポリシリコンのゲ−ト電極７に接続
してゲ−ト金属電極（Ｇ）１１が形成され、さらにＮ型
ドレイン領域１に接続して第２の主面上にドレイン金属
電極（Ｄ）１３が設けられている。各トレンチ毎にユニ
ットセルが形成されている。この電力用ＭＯＳＦＥＴ
は、図１１に示すように、ソース領域、ベース領域を貫
通して掘られたトレンチにゲートを形成するため、Ｎチ
ャネル型の場合オン状態でのキャリア（エレクトロン）
はソースからゲートに沿って形成されたチャネルを通
り、ドレインへと縦に流れていく。そのため、プレーナ
型のようにベース領域間でのキャリアの蓄積は起こりに
くい。ＩＧＢＴは、縦型ＭＯＳＦＥＴとサイリスタの複
合構造となっているため、ＭＯＳＦＥＴの特性改善にな
ると考えられ、図１２に示すように縦型ＭＯＳＦＥＴと
同様に微細化されたトレンチゲート構造が採用されてい
る。
してゲ−ト金属電極（Ｇ）１１が形成され、さらにＮ型
ドレイン領域１に接続して第２の主面上にドレイン金属
電極（Ｄ）１３が設けられている。各トレンチ毎にユニ
ットセルが形成されている。この電力用ＭＯＳＦＥＴ
は、図１１に示すように、ソース領域、ベース領域を貫
通して掘られたトレンチにゲートを形成するため、Ｎチ
ャネル型の場合オン状態でのキャリア（エレクトロン）
はソースからゲートに沿って形成されたチャネルを通
り、ドレインへと縦に流れていく。そのため、プレーナ
型のようにベース領域間でのキャリアの蓄積は起こりに
くい。ＩＧＢＴは、縦型ＭＯＳＦＥＴとサイリスタの複
合構造となっているため、ＭＯＳＦＥＴの特性改善にな
ると考えられ、図１２に示すように縦型ＭＯＳＦＥＴと
同様に微細化されたトレンチゲート構造が採用されてい
る。
【０００７】図１２は、従来のシリコンウェーハに形成
されたＮチャネル型ＩＧＢＴの断面図である。このウェ
ーハを構成するシリコン半導体基板２０は、厚さ約１５
０μｍ、不純物濃度約１０20ｃｍ-3のＰ型アノード領域
８からなり、その表面にＮ−ドレイン領域２が形成され
たシリコン半導体層がエピタキシャル成長により積層さ
れている。このＮ−ドレイン領域２中には、Ｐ型ベース
領域３が、さらに、このＰ型ベース領域３中には、Ｎ＋
ソース領域４が通常の不純物拡散により複数領域形成さ
れている。このＮ型ソース領域４及びＰ型ベース領域３
を貫通してＮ型ドレイン領域２に達するトレンチ５がＮ
型ソース領域３の各領域毎に形成されており、その内壁
には、ＳｉＯ2 などのゲート絶縁膜６が形成されてい
る。ゲート絶縁膜６が形成されたトレンチ５の内部に
は、ポリシリコンゲート電極７が埋め込まれている。ポ
リシリコンゲート電極７は、ＳｉＯ2 などの絶縁膜１５
に被覆されている。このドレイン領域２が露出している
ウェーハの第１の主面には、ソース領域４とベース領域
３とをこの第１の主面で短絡するような形でソース金属
電極（Ｓ）１０が設けられている。また、ポリシリコン
ゲ−ト電極７に接続してゲ−ト金属電極（Ｇ）１１が形
成され、さらにＰ型アノード領域８に接続して、ウェー
ハの第２の主面（裏面）上にアノード金属電極（Ａ）１
２が設けられている。また、各トレンチ毎にユニットセ
ルが形成されている。
されたＮチャネル型ＩＧＢＴの断面図である。このウェ
ーハを構成するシリコン半導体基板２０は、厚さ約１５
０μｍ、不純物濃度約１０20ｃｍ-3のＰ型アノード領域
８からなり、その表面にＮ−ドレイン領域２が形成され
たシリコン半導体層がエピタキシャル成長により積層さ
れている。このＮ−ドレイン領域２中には、Ｐ型ベース
領域３が、さらに、このＰ型ベース領域３中には、Ｎ＋
ソース領域４が通常の不純物拡散により複数領域形成さ
れている。このＮ型ソース領域４及びＰ型ベース領域３
を貫通してＮ型ドレイン領域２に達するトレンチ５がＮ
型ソース領域３の各領域毎に形成されており、その内壁
には、ＳｉＯ2 などのゲート絶縁膜６が形成されてい
る。ゲート絶縁膜６が形成されたトレンチ５の内部に
は、ポリシリコンゲート電極７が埋め込まれている。ポ
リシリコンゲート電極７は、ＳｉＯ2 などの絶縁膜１５
に被覆されている。このドレイン領域２が露出している
ウェーハの第１の主面には、ソース領域４とベース領域
３とをこの第１の主面で短絡するような形でソース金属
電極（Ｓ）１０が設けられている。また、ポリシリコン
ゲ−ト電極７に接続してゲ−ト金属電極（Ｇ）１１が形
成され、さらにＰ型アノード領域８に接続して、ウェー
ハの第２の主面（裏面）上にアノード金属電極（Ａ）１
２が設けられている。また、各トレンチ毎にユニットセ
ルが形成されている。
【０００８】
【発明が解決しようとする課題】前述したようにＭＯＳ
ＦＥＴではオン電圧に関係するキャリアが１つのため、
そのキャリアに対する抵抗を低減するとオン電圧が低減
できるため、トレンチゲート化によってゲート面積を縮
小し、チャネル幅を増やすことでオン電圧は低減でき
る。しかし、ＩＧＢＴはバイポーラ素子であり、２つの
キャリアの分布を適正化する必要がある。微細化したト
レンチゲート構造ではプレーナ型において存在したベー
ス領域間での第１導電型キャリアの蓄積が少ないため、
当然第２導電型キャリアの蓄積も少なくなる。このこと
はベース領域近傍での伝導度変調効果の減少につなが
り、特に高速化のためキャリアライフタイムを短くした
場合にオン電圧の上昇をまねく。この問題を改善するに
はトレンチゲート幅を広げる、ベース領域からのトレン
チゲート突出量を増やすなどが考えられるが、両者とも
耐圧の低下及び電極埋込みが困難であるなどの問題があ
る。また、ソース電極との接続でユニットセル全体での
ソース領域への接続する比率をベース領域に対して増や
し過ぎると多数キャリアに対する抵抗分が大きくなりす
ぎて寄生サイリスタが動作してしまい、ＩＧＢＴが破壊
されるという問題がある。本発明は、この様な事情によ
りなされたもので、トレンチゲート構造を有するＩＧＢ
Ｔにおいて、オン電圧を低減でき、高い量産性を得られ
る、新規な構造を提供することを目的にしている。
ＦＥＴではオン電圧に関係するキャリアが１つのため、
そのキャリアに対する抵抗を低減するとオン電圧が低減
できるため、トレンチゲート化によってゲート面積を縮
小し、チャネル幅を増やすことでオン電圧は低減でき
る。しかし、ＩＧＢＴはバイポーラ素子であり、２つの
キャリアの分布を適正化する必要がある。微細化したト
レンチゲート構造ではプレーナ型において存在したベー
ス領域間での第１導電型キャリアの蓄積が少ないため、
当然第２導電型キャリアの蓄積も少なくなる。このこと
はベース領域近傍での伝導度変調効果の減少につなが
り、特に高速化のためキャリアライフタイムを短くした
場合にオン電圧の上昇をまねく。この問題を改善するに
はトレンチゲート幅を広げる、ベース領域からのトレン
チゲート突出量を増やすなどが考えられるが、両者とも
耐圧の低下及び電極埋込みが困難であるなどの問題があ
る。また、ソース電極との接続でユニットセル全体での
ソース領域への接続する比率をベース領域に対して増や
し過ぎると多数キャリアに対する抵抗分が大きくなりす
ぎて寄生サイリスタが動作してしまい、ＩＧＢＴが破壊
されるという問題がある。本発明は、この様な事情によ
りなされたもので、トレンチゲート構造を有するＩＧＢ
Ｔにおいて、オン電圧を低減でき、高い量産性を得られ
る、新規な構造を提供することを目的にしている。
【０００９】
【問題を解決するための手段】本発明は、複数のユニッ
トセルからなり、ソース金属電極が第１導電型ソース領
域に第２導電型ベース領域と短絡するように接続された
トレンチゲート構造を有するＩＧＢＴにおいて、一部の
ユニットセルの第２導電型ベース領域がソース金属電極
と接続されていないで第１導電型ソース領域とのみ接続
されていることに特徴がある。すなわち、本発明の半導
体装置は、半導体基板と、前記半導体基板に形成された
第１導電型ドレイン領域と、前記ドレイン領域内に形成
され、前記半導体基板の第１の主面に露出している第２
導電型のベ−ス領域と、前記ベ−ス領域内に選択的に形
成され、前記半導体基板の前記第１の主面に露出してい
る第１導電型のソ−ス領域と、前記ソース領域と前記ベ
ース領域とを貫通して前記ドレイン領域まで形成された
トレンチと、前記トレンチの内壁に形成されたゲ−ト絶
縁膜と、前記ゲ−ト絶縁膜に接するように前記トレンチ
に埋め込まれたゲ−ト電極と、前記第１の主面上に前記
ソ−ス領域及び前記ベ−ス領域を短絡するように形成さ
れたソ−ス金属電極と、前記ゲート電極に接続されるゲ
ート金属電極と、前記半導体基板の第２の主面に形成さ
れ、前記ドレイン領域と接している第２導電型のアノ−
ド領域と、前記アノード領域上に形成されたアノード電
極とを備え、隣接するトレンチ間の前記第１の主面の一
部の領域は、前記ソース領域のみが形成されていて、前
記ベース領域とは短絡しておらず、他の領域は、前記ベ
ース領域を短絡するように形成されていることを特徴と
する。前記ドレイン領域と前記アノ−ド領域との間には
このドレイン領域より不純物濃度の高い第１導電型高濃
度バッファ領域が形成されるようにしても良い。
トセルからなり、ソース金属電極が第１導電型ソース領
域に第２導電型ベース領域と短絡するように接続された
トレンチゲート構造を有するＩＧＢＴにおいて、一部の
ユニットセルの第２導電型ベース領域がソース金属電極
と接続されていないで第１導電型ソース領域とのみ接続
されていることに特徴がある。すなわち、本発明の半導
体装置は、半導体基板と、前記半導体基板に形成された
第１導電型ドレイン領域と、前記ドレイン領域内に形成
され、前記半導体基板の第１の主面に露出している第２
導電型のベ−ス領域と、前記ベ−ス領域内に選択的に形
成され、前記半導体基板の前記第１の主面に露出してい
る第１導電型のソ−ス領域と、前記ソース領域と前記ベ
ース領域とを貫通して前記ドレイン領域まで形成された
トレンチと、前記トレンチの内壁に形成されたゲ−ト絶
縁膜と、前記ゲ−ト絶縁膜に接するように前記トレンチ
に埋め込まれたゲ−ト電極と、前記第１の主面上に前記
ソ−ス領域及び前記ベ−ス領域を短絡するように形成さ
れたソ−ス金属電極と、前記ゲート電極に接続されるゲ
ート金属電極と、前記半導体基板の第２の主面に形成さ
れ、前記ドレイン領域と接している第２導電型のアノ−
ド領域と、前記アノード領域上に形成されたアノード電
極とを備え、隣接するトレンチ間の前記第１の主面の一
部の領域は、前記ソース領域のみが形成されていて、前
記ベース領域とは短絡しておらず、他の領域は、前記ベ
ース領域を短絡するように形成されていることを特徴と
する。前記ドレイン領域と前記アノ−ド領域との間には
このドレイン領域より不純物濃度の高い第１導電型高濃
度バッファ領域が形成されるようにしても良い。
【００１０】前記半導体装置は複数のユニットセルから
なり、ソース金属電極がソ−ス領域のみに接続するユニ
ットセルの半導体基板表面に占める割合はこの複数のユ
ニットセルの全面積の１／２以下であるようにしても良
い。
なり、ソース金属電極がソ−ス領域のみに接続するユニ
ットセルの半導体基板表面に占める割合はこの複数のユ
ニットセルの全面積の１／２以下であるようにしても良
い。
【００１１】
【作用】一部のユニットセルの第２導電型ベース領域が
ソース金属電極と接続されていないで第１導電型ソース
領域とのみ接続されていることにより、ホールに対する
抵抗分を大きくし、その結果この領域がキャリア蓄積領
域となり、ベース領域近傍での伝導度変調効果を増大さ
せる。
ソース金属電極と接続されていないで第１導電型ソース
領域とのみ接続されていることにより、ホールに対する
抵抗分を大きくし、その結果この領域がキャリア蓄積領
域となり、ベース領域近傍での伝導度変調効果を増大さ
せる。
【００１２】
【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図１を用いて第１の実施例を説明する。図
は、シリコンウェーハに形成されたＮチャネル型ＩＧＢ
Ｔの断面図である。このウェーハを構成するシリコン半
導体基板２０は厚さ約１５０μｍ、不純物濃度約１０20
ｃｍ-3のＰ型アノード領域８からなり、その表面にＮ−
ドレイン領域２が形成されたシリコン半導体層がエピタ
キシャル成長により堆積されている。このＮ−ドレイン
領域２中には、Ｐ型ベース領域３がウェーハの第１の主
面に露出するように形成されている。さらに、このＰ型
ベース領域３中には、Ｎ＋ソース領域４がウェーハの第
１の主面に露出するように通常の不純物拡散法により複
数領域形成されている。このＮ型ソース領域４及びＰ型
ベース領域３を貫通してＮ型ドレイン領域２に達するト
レンチ５がＮ型ソース領域３の各領域毎に形成されてい
る。このトレンチ内壁には、ＳｉＯ2 などのゲート絶縁
膜６が形成されている。ゲート絶縁膜６が形成されたト
レンチ５の内部には、ポリシリコンゲート電極７が埋め
込まれている。
する。まず、図１を用いて第１の実施例を説明する。図
は、シリコンウェーハに形成されたＮチャネル型ＩＧＢ
Ｔの断面図である。このウェーハを構成するシリコン半
導体基板２０は厚さ約１５０μｍ、不純物濃度約１０20
ｃｍ-3のＰ型アノード領域８からなり、その表面にＮ−
ドレイン領域２が形成されたシリコン半導体層がエピタ
キシャル成長により堆積されている。このＮ−ドレイン
領域２中には、Ｐ型ベース領域３がウェーハの第１の主
面に露出するように形成されている。さらに、このＰ型
ベース領域３中には、Ｎ＋ソース領域４がウェーハの第
１の主面に露出するように通常の不純物拡散法により複
数領域形成されている。このＮ型ソース領域４及びＰ型
ベース領域３を貫通してＮ型ドレイン領域２に達するト
レンチ５がＮ型ソース領域３の各領域毎に形成されてい
る。このトレンチ内壁には、ＳｉＯ2 などのゲート絶縁
膜６が形成されている。ゲート絶縁膜６が形成されたト
レンチ５の内部には、ポリシリコンゲート電極７が埋め
込まれている。
【００１３】ポリシリコンゲート電極７は、ＳｉＯ2 な
どの絶縁膜１５に被覆されている。このドレイン領域２
が露出しているウェーハの第１の主面には、ソース領域
４とベース領域３とをこの第１の主面で短絡するような
形でソース金属電極（Ｓ）１０が設けられている。また
ポリシリコンゲ−ト電極７に接続してゲ−ト金属電極
（Ｇ）１１が真空蒸着法により形成され、さらに、Ｐ型
アノード領域８に接続して、ウェーハの第２の主面（裏
面）、即ち、半導体基板２０の裏面上にアノード金属電
極（Ａ）１２が真空蒸着法により設けられている。ま
た、各トレンチ毎にユニットセルは、各トレンチ毎に形
成されている。ベース領域３の底部からトレンチ５の底
部までの距離ｈは、１〜３μｍ程度が適当である。この
距離ｈが小さいと耐圧が大きくなるが、この距離を大き
くトレンチ５を深くすると、耐圧が小さくなって好まし
くない。
どの絶縁膜１５に被覆されている。このドレイン領域２
が露出しているウェーハの第１の主面には、ソース領域
４とベース領域３とをこの第１の主面で短絡するような
形でソース金属電極（Ｓ）１０が設けられている。また
ポリシリコンゲ−ト電極７に接続してゲ−ト金属電極
（Ｇ）１１が真空蒸着法により形成され、さらに、Ｐ型
アノード領域８に接続して、ウェーハの第２の主面（裏
面）、即ち、半導体基板２０の裏面上にアノード金属電
極（Ａ）１２が真空蒸着法により設けられている。ま
た、各トレンチ毎にユニットセルは、各トレンチ毎に形
成されている。ベース領域３の底部からトレンチ５の底
部までの距離ｈは、１〜３μｍ程度が適当である。この
距離ｈが小さいと耐圧が大きくなるが、この距離を大き
くトレンチ５を深くすると、耐圧が小さくなって好まし
くない。
【００１４】複数のユニットセルからなるトレンチゲー
ト構造を有するＩＧＢＴは、以上のような構成を有して
いるが、本発明では、本来ユニットセルは、ソース金属
電極がＮ型ソース領域とＰ型ベース領域とを短絡するよ
うに形成されるべきところ、一部のユニットセルは、ソ
ース金属電極がＮ型ソース領域とのみ接続されるように
形成されていることに特徴がある。この一部のユニット
セルのソース領域金属電極１０の接続部分はＮ型ソース
領域４１のみからなっている。つまり、半導体ウェーハ
の第１の主面のソース金属電極接続領域１４は、従来の
ユニットセルではＮ型ソース領域とＰ型ベース領域とか
ら構成されているが、本発明の一部のユニットセルで
は、Ｎ型ソース領域のみから構成されている。この実施
例では、Ｎ型ソース領域のみが露出しているユニットセ
ル（Ａセル）は、ソース領域とベース領域とがソース金
属電極に接続している通常構造のユニットセル（Ｂセ
ル）に対して１対４の面積比率になっている。ここで、
１ユニットセルとは、図に示すように、トレンチ間の領
域をいうものとする（以下、同様である）。
ト構造を有するＩＧＢＴは、以上のような構成を有して
いるが、本発明では、本来ユニットセルは、ソース金属
電極がＮ型ソース領域とＰ型ベース領域とを短絡するよ
うに形成されるべきところ、一部のユニットセルは、ソ
ース金属電極がＮ型ソース領域とのみ接続されるように
形成されていることに特徴がある。この一部のユニット
セルのソース領域金属電極１０の接続部分はＮ型ソース
領域４１のみからなっている。つまり、半導体ウェーハ
の第１の主面のソース金属電極接続領域１４は、従来の
ユニットセルではＮ型ソース領域とＰ型ベース領域とか
ら構成されているが、本発明の一部のユニットセルで
は、Ｎ型ソース領域のみから構成されている。この実施
例では、Ｎ型ソース領域のみが露出しているユニットセ
ル（Ａセル）は、ソース領域とベース領域とがソース金
属電極に接続している通常構造のユニットセル（Ｂセ
ル）に対して１対４の面積比率になっている。ここで、
１ユニットセルとは、図に示すように、トレンチ間の領
域をいうものとする（以下、同様である）。
【００１５】次に、図２を参照して第２の実施例を説明
する。図は、シリコンウェーハに形成されたＮチャネル
型ＩＧＢＴの断面図である。このウェーハを構成するシ
リコン半導体基板２０は、厚さ約１５０μｍ、不純物濃
度約１０20ｃｍ-3のＰ型アノード領域８からなり、その
表面にＮ＋半導体バッファ層９及びこのバッファ層９よ
り不純物濃度の低いＮ−ドレイン領域２が形成されたシ
リコン半導体層がエピタキシャル成長により堆積されて
いる。このＮ−ドレイン領域２中には、Ｐ型ベース領域
３がウェーハの第１の主面に露出するように形成されて
いる。さらにこのＰ型ベース領域３中には、Ｎ＋ソース
領域４がウェーハの第１の主面に露出するように通常の
不純物拡散法により複数領域形成されている。このＮ型
ソース領域４及びＰ型ベース領域３を貫通してＮ型ドレ
イン領域２に達するトレンチ５がＮ型ソース領域３の各
領域毎に形成されている。このトレンチ内壁には、Ｓｉ
Ｏ2 などのゲート絶縁膜６が形成されている。ゲート絶
縁膜６が形成されたトレンチ５の内部には、ポリシリコ
ンゲート電極７が埋め込まれている。
する。図は、シリコンウェーハに形成されたＮチャネル
型ＩＧＢＴの断面図である。このウェーハを構成するシ
リコン半導体基板２０は、厚さ約１５０μｍ、不純物濃
度約１０20ｃｍ-3のＰ型アノード領域８からなり、その
表面にＮ＋半導体バッファ層９及びこのバッファ層９よ
り不純物濃度の低いＮ−ドレイン領域２が形成されたシ
リコン半導体層がエピタキシャル成長により堆積されて
いる。このＮ−ドレイン領域２中には、Ｐ型ベース領域
３がウェーハの第１の主面に露出するように形成されて
いる。さらにこのＰ型ベース領域３中には、Ｎ＋ソース
領域４がウェーハの第１の主面に露出するように通常の
不純物拡散法により複数領域形成されている。このＮ型
ソース領域４及びＰ型ベース領域３を貫通してＮ型ドレ
イン領域２に達するトレンチ５がＮ型ソース領域３の各
領域毎に形成されている。このトレンチ内壁には、Ｓｉ
Ｏ2 などのゲート絶縁膜６が形成されている。ゲート絶
縁膜６が形成されたトレンチ５の内部には、ポリシリコ
ンゲート電極７が埋め込まれている。
【００１６】ポリシリコンゲート電極７は、ＳｉＯ2 な
どの絶縁膜１５に被覆されている。このドレイン領域２
が露出しているウェーハの第１の主面には、ソース領域
４とベース領域３とをこの第１の主面で短絡するような
形でソース金属電極（Ｓ）１０が設けられている。また
ポリシリコンゲ−ト電極７に接続してゲ−ト金属電極
（Ｇ）１１が真空蒸着法により形成され、さらに、Ｐ型
アノード領域８に接続して、ウェーハの第２の主面（裏
面）、即ち、半導体基板２０の裏面上にアノード金属電
極（Ａ）１２が真空蒸着法により設けられている。ま
た、各トレンチ毎にユニットセルは、各トレンチ毎に形
成されている。
どの絶縁膜１５に被覆されている。このドレイン領域２
が露出しているウェーハの第１の主面には、ソース領域
４とベース領域３とをこの第１の主面で短絡するような
形でソース金属電極（Ｓ）１０が設けられている。また
ポリシリコンゲ−ト電極７に接続してゲ−ト金属電極
（Ｇ）１１が真空蒸着法により形成され、さらに、Ｐ型
アノード領域８に接続して、ウェーハの第２の主面（裏
面）、即ち、半導体基板２０の裏面上にアノード金属電
極（Ａ）１２が真空蒸着法により設けられている。ま
た、各トレンチ毎にユニットセルは、各トレンチ毎に形
成されている。
【００１７】この実施例においても本来のものとは異な
る一部のユニットセルは、ソース金属電極がＮ型ソース
領域とのみ接続されるように形成されている。この一部
のユニットセルのソース領域金属電極１０の接続部分は
Ｎ型ソース領域４１のみからなっている。Ｎ＋バッファ
層９は、アノ−ド領域からの正孔の流入を抑えると共に
Ｎ−ドレイン領域２の表面から拡がる空乏層を抑えるこ
とができるので、Ｎ−ドレイン領域２を薄くする事がで
き、タ−ンオフ時間が改善される。また、アノード領域
８の不純物濃度を多少上げても素子の特性には格別の変
化は認められないので、製造上でも有利になる。このＮ
＋バッファ層９は、この実施例では、気相成長法を用い
たが、他の方法でも形成することができる。例えば、Ｎ
−シリコン半導体基板１のＰ型ベ−ス領域やＮ型ソ−ス
領域が形成されていない他方の主面に不純物をイオン注
入し、その後、熱処理を行ってＮ＋バッファ層を形成す
ることもできる。
る一部のユニットセルは、ソース金属電極がＮ型ソース
領域とのみ接続されるように形成されている。この一部
のユニットセルのソース領域金属電極１０の接続部分は
Ｎ型ソース領域４１のみからなっている。Ｎ＋バッファ
層９は、アノ−ド領域からの正孔の流入を抑えると共に
Ｎ−ドレイン領域２の表面から拡がる空乏層を抑えるこ
とができるので、Ｎ−ドレイン領域２を薄くする事がで
き、タ−ンオフ時間が改善される。また、アノード領域
８の不純物濃度を多少上げても素子の特性には格別の変
化は認められないので、製造上でも有利になる。このＮ
＋バッファ層９は、この実施例では、気相成長法を用い
たが、他の方法でも形成することができる。例えば、Ｎ
−シリコン半導体基板１のＰ型ベ−ス領域やＮ型ソ−ス
領域が形成されていない他方の主面に不純物をイオン注
入し、その後、熱処理を行ってＮ＋バッファ層を形成す
ることもできる。
【００１８】次に、図３を参照して第３の実施例を説明
する。図は、シリコンウェーハに形成されたＮチャネル
型ＩＧＢＴの断面図である。このウェーハを構成するシ
リコン半導体基板２０は、厚さ約１５０μｍ、不純物濃
度約１０20ｃｍ-3のＰ型アノード領域８からなり、その
表面にＮ＋半導体バッファ層９及びこのバッファ層９よ
り不純物濃度の低いＮ−ドレイン領域２が形成されたシ
リコン半導体層がエピタキシャル成長により堆積されて
いる。このＮ−ドレイン領域２中には、Ｐ型ベース領域
３がウェーハの第１の主面に露出するように形成されて
いる。さらにこのＰ型ベース領域３中には、Ｎ＋ソース
領域４がウェーハの第１の主面に露出するように通常の
不純物拡散法により複数領域形成されている。このＮ型
ソース領域４及びＰ型ベース領域３を貫通してＮ型ドレ
イン領域２に達するトレンチ５がＮ型ソース領域３の各
領域毎に形成されている。このトレンチ内壁には、Ｓｉ
Ｏ2 などのゲート絶縁膜６が形成されている。ゲート絶
縁膜６が形成されたトレンチ５の内部には、ポリシリコ
ンゲート電極７が埋め込まれている。
する。図は、シリコンウェーハに形成されたＮチャネル
型ＩＧＢＴの断面図である。このウェーハを構成するシ
リコン半導体基板２０は、厚さ約１５０μｍ、不純物濃
度約１０20ｃｍ-3のＰ型アノード領域８からなり、その
表面にＮ＋半導体バッファ層９及びこのバッファ層９よ
り不純物濃度の低いＮ−ドレイン領域２が形成されたシ
リコン半導体層がエピタキシャル成長により堆積されて
いる。このＮ−ドレイン領域２中には、Ｐ型ベース領域
３がウェーハの第１の主面に露出するように形成されて
いる。さらにこのＰ型ベース領域３中には、Ｎ＋ソース
領域４がウェーハの第１の主面に露出するように通常の
不純物拡散法により複数領域形成されている。このＮ型
ソース領域４及びＰ型ベース領域３を貫通してＮ型ドレ
イン領域２に達するトレンチ５がＮ型ソース領域３の各
領域毎に形成されている。このトレンチ内壁には、Ｓｉ
Ｏ2 などのゲート絶縁膜６が形成されている。ゲート絶
縁膜６が形成されたトレンチ５の内部には、ポリシリコ
ンゲート電極７が埋め込まれている。
【００１９】ポリシリコンゲート電極７は、ＳｉＯ2 な
どの絶縁膜１５に被覆されている。このドレイン領域２
が露出しているウェーハの第１の主面には、ソース領域
４とベース領域３とをこの第１の主面で短絡するような
形でソース金属電極（Ｓ）１０が設けられている。また
ポリシリコンゲ−ト電極７に接続してゲ−ト金属電極
（Ｇ）１１が真空蒸着法により形成され、さらに、Ｐ型
アノード領域８に接続して、ウェーハの第２の主面（裏
面）、すなわち、半導体基板２０の裏面上にアノード金
属電極（Ａ）１２が真空蒸着法により設けられている。
また、ユニットセルは、各トレンチ毎に形成されてい
る。この実施例においても本来のものとは異なる一部の
ユニットセルは、ソース金属電極がＮ型ソース領域との
み接続されるように形成されている。この一部のユニッ
トセルのソース領域金属電極１０の接続部分はＮ型ソー
ス領域４１のみからなっている。
どの絶縁膜１５に被覆されている。このドレイン領域２
が露出しているウェーハの第１の主面には、ソース領域
４とベース領域３とをこの第１の主面で短絡するような
形でソース金属電極（Ｓ）１０が設けられている。また
ポリシリコンゲ−ト電極７に接続してゲ−ト金属電極
（Ｇ）１１が真空蒸着法により形成され、さらに、Ｐ型
アノード領域８に接続して、ウェーハの第２の主面（裏
面）、すなわち、半導体基板２０の裏面上にアノード金
属電極（Ａ）１２が真空蒸着法により設けられている。
また、ユニットセルは、各トレンチ毎に形成されてい
る。この実施例においても本来のものとは異なる一部の
ユニットセルは、ソース金属電極がＮ型ソース領域との
み接続されるように形成されている。この一部のユニッ
トセルのソース領域金属電極１０の接続部分はＮ型ソー
ス領域４１のみからなっている。
【００２０】図３に示すように、ユニットセルの幅を変
えることで、Ｎ型ソース領域のみが露出しているユニッ
トセル（Ａセル）と通常構造のＮ型ソース領域とＰ型ベ
ース領域が露出しているユニットセル（Ｂセル）の面積
比率を変化させることも可能である。例えば、図に示す
ように、Ａセルのセル幅ｗ１をＢセルのセル幅ｗ２より
小さくするとその面積比率が変えられる。例えば、図の
ＩＧＢＴではＡセルと通常構造のＢセルとが交互に配置
されているのでユニットセルの個数比（Ａセル／Ｂセ
ル）は１／１であるが、Ａセルの幅ｗ１がＢセルの幅ｗ
２の１／２なのでＩＧＢＴにおけるＡセルとＢセルの面
積比は１／２になっている。このように比率を変化させ
ることで耐圧系に応じた設計にすることが容易にでき
る。また、ユニットセルのセル幅を変えることをＰ型ア
ノード電極とＮ型ドレイン領域の間にＮ型高濃度バッフ
ァ層を形成しない第１の実施例の半導体装置にも適用す
ることができる。
えることで、Ｎ型ソース領域のみが露出しているユニッ
トセル（Ａセル）と通常構造のＮ型ソース領域とＰ型ベ
ース領域が露出しているユニットセル（Ｂセル）の面積
比率を変化させることも可能である。例えば、図に示す
ように、Ａセルのセル幅ｗ１をＢセルのセル幅ｗ２より
小さくするとその面積比率が変えられる。例えば、図の
ＩＧＢＴではＡセルと通常構造のＢセルとが交互に配置
されているのでユニットセルの個数比（Ａセル／Ｂセ
ル）は１／１であるが、Ａセルの幅ｗ１がＢセルの幅ｗ
２の１／２なのでＩＧＢＴにおけるＡセルとＢセルの面
積比は１／２になっている。このように比率を変化させ
ることで耐圧系に応じた設計にすることが容易にでき
る。また、ユニットセルのセル幅を変えることをＰ型ア
ノード電極とＮ型ドレイン領域の間にＮ型高濃度バッフ
ァ層を形成しない第１の実施例の半導体装置にも適用す
ることができる。
【００２１】次に図４乃至図６を参照して図３の半導体
装置の製造工程を説明する。図は、いづれも半導体装置
の製造工程断面図である。アノード領域８となるＰ型シ
リコン半導体基板２０上にＮ型高濃度（Ｎ＋）バッファ
層９及び耐圧系に応じた濃度と厚さのＮ型低濃度ドレイ
ン領域２となる半導体層を順次気相成長させることによ
って半導体ウェーハを形成する（図４（ａ））。次に、
半導体ウエーハのＮ型ドレイン領域２表面に選択的にイ
オン注入法などにより、ボロン等の不純物を拡散し、Ｐ
型ベース領域３を形成する。次に、ベース領域３中に選
択的にイオン注入法などにより、砒素などの不純物を拡
散して複数領域のＮ型ソース領域４を形成する（図４
（ｂ））。次に、酸化膜などをマスク材にして選択的に
ＲＩＥ（Reactive Ion Etching) 等の等方性エッチング
によりＮ型ソース領域４及びＰ型ベース領域３を貫通し
てＮ型ドレイン領域に達するトレンチ５を形成する（図
５（ａ））。次に、厚さ１００ｎｍ程度のゲート酸化膜
６を形成し、ゲート電極７となるポリシリコンをトレン
チ内を埋め込む（図５（ｂ））。
装置の製造工程を説明する。図は、いづれも半導体装置
の製造工程断面図である。アノード領域８となるＰ型シ
リコン半導体基板２０上にＮ型高濃度（Ｎ＋）バッファ
層９及び耐圧系に応じた濃度と厚さのＮ型低濃度ドレイ
ン領域２となる半導体層を順次気相成長させることによ
って半導体ウェーハを形成する（図４（ａ））。次に、
半導体ウエーハのＮ型ドレイン領域２表面に選択的にイ
オン注入法などにより、ボロン等の不純物を拡散し、Ｐ
型ベース領域３を形成する。次に、ベース領域３中に選
択的にイオン注入法などにより、砒素などの不純物を拡
散して複数領域のＮ型ソース領域４を形成する（図４
（ｂ））。次に、酸化膜などをマスク材にして選択的に
ＲＩＥ（Reactive Ion Etching) 等の等方性エッチング
によりＮ型ソース領域４及びＰ型ベース領域３を貫通し
てＮ型ドレイン領域に達するトレンチ５を形成する（図
５（ａ））。次に、厚さ１００ｎｍ程度のゲート酸化膜
６を形成し、ゲート電極７となるポリシリコンをトレン
チ内を埋め込む（図５（ｂ））。
【００２２】その後、半導体ウェーハの全面にＳｉＯ2
などの絶縁膜１５を形成する。そして、この絶縁膜１５
のソース金属電極及びゲート金属電極と接続する部分を
選択的に除去する（図６（ａ））。次に、Ａｌ等の金属
をスパッタ等で形成し、パターニングして、ソース金属
電極１０、ゲート金属電極１１及びその他ドレイン金属
電極などの電極配線を形成する。次に、Ａｕ等の金属を
Ｐ型アノード領域８表面にスパッタ等で形成し、アノー
ド金属電極１２を形成する（図６（ｂ））。このウエー
ハを所定の大きさにカットしてＩＧＢＴチップが完成す
る。
などの絶縁膜１５を形成する。そして、この絶縁膜１５
のソース金属電極及びゲート金属電極と接続する部分を
選択的に除去する（図６（ａ））。次に、Ａｌ等の金属
をスパッタ等で形成し、パターニングして、ソース金属
電極１０、ゲート金属電極１１及びその他ドレイン金属
電極などの電極配線を形成する。次に、Ａｕ等の金属を
Ｐ型アノード領域８表面にスパッタ等で形成し、アノー
ド金属電極１２を形成する（図６（ｂ））。このウエー
ハを所定の大きさにカットしてＩＧＢＴチップが完成す
る。
【００２３】図７及び図８を参照して第４の実施例を説
明する。図はいづれもＩＧＢＴの平面図であり、Ｎ型ソ
ース領域のみが露出しているユニットセルと通常構造の
Ｎ型ソース領域とＰ型ベース領域とが露出しているユニ
ットセルの面積比率は、セルの数やセルの幅を変えるこ
とで変化させている。図７の例ではソース領域のみと接
続されているユニットセル（Ａセル）とＮ型ソース領域
とＰ型ベース領域とが露出している通常構造のユニット
セル（Ｂセル）の個数比を１対２にした場合（Ａセルの
両側にＢセルを配置する構造）を示し、図８の例ではＡ
セルとＢセルの個数比は、１／１にしている。したがっ
て、図７のＩＧＢＴのＡセルとＢセルの面積比は１／２
であり、図８のＡセルとＢセルの面積比は、セル幅の比
率（ｗ１／ｗ２）が１／２なので、１／２になる。図８
においてＡセルとＢセルの個数比を１／２にすればその
面積比は、１／４になる。ユニットセルのセル幅は任意
の大きさに変えることができる。これらの図に示すよう
に半導体ウェーハの第１の主面のソース金属電極接続領
域１４は、従来構造のユニットセル（Ｂセル）では、Ｎ
型ソース領域とＰ型ベース領域とから構成されているが
本発明の特徴であるユニットセル（Ａセル）では、Ｎ型
ソース領域のみから構成されている。
明する。図はいづれもＩＧＢＴの平面図であり、Ｎ型ソ
ース領域のみが露出しているユニットセルと通常構造の
Ｎ型ソース領域とＰ型ベース領域とが露出しているユニ
ットセルの面積比率は、セルの数やセルの幅を変えるこ
とで変化させている。図７の例ではソース領域のみと接
続されているユニットセル（Ａセル）とＮ型ソース領域
とＰ型ベース領域とが露出している通常構造のユニット
セル（Ｂセル）の個数比を１対２にした場合（Ａセルの
両側にＢセルを配置する構造）を示し、図８の例ではＡ
セルとＢセルの個数比は、１／１にしている。したがっ
て、図７のＩＧＢＴのＡセルとＢセルの面積比は１／２
であり、図８のＡセルとＢセルの面積比は、セル幅の比
率（ｗ１／ｗ２）が１／２なので、１／２になる。図８
においてＡセルとＢセルの個数比を１／２にすればその
面積比は、１／４になる。ユニットセルのセル幅は任意
の大きさに変えることができる。これらの図に示すよう
に半導体ウェーハの第１の主面のソース金属電極接続領
域１４は、従来構造のユニットセル（Ｂセル）では、Ｎ
型ソース領域とＰ型ベース領域とから構成されているが
本発明の特徴であるユニットセル（Ａセル）では、Ｎ型
ソース領域のみから構成されている。
【００２４】また、この実施例ではＮチャネル型ＩＧＢ
Ｔについて述べたが、導電型を逆にすることでＰチャネ
ル型ＩＧＢＴにも適用することができるのは勿論であ
る。本発明では、多数の並列接続されたユニットセルの
一部をＮ型ソース領域のみがソース電極と接続されるよ
うに形成することで、アノード電極から供給される少数
キャリアに対する抵抗分を増大させ、ベース領域近傍で
のキャリアの蓄積効果が増大する。その結果伝導度変調
効果が増大しオン電圧が低減できる。図９を参照して本
発明と従来品とのオン電圧の比較を示す。図は本発明及
び従来のＩＧＢＴのターンオフ特性を示す電流−電圧特
性図である。横軸にオン電圧（Ｖ）、縦軸にアノード電
流の電流密度（Ａ／ｃｍ2 ) を示す。本発明の第１の実
施例の半導体装置の電流−電圧特性を曲線Ａに示し、従
来のＩＧＢＴの電流−電圧特性を曲線Ｂに示す。ＩＧＢ
Ｔの正孔のキャリアライフタイムτｐは０．２μｓであ
り、素子耐圧は、９００Ｖである。図に示すようにター
ンオン電圧は、従来より著しく低下していることが分か
る。
Ｔについて述べたが、導電型を逆にすることでＰチャネ
ル型ＩＧＢＴにも適用することができるのは勿論であ
る。本発明では、多数の並列接続されたユニットセルの
一部をＮ型ソース領域のみがソース電極と接続されるよ
うに形成することで、アノード電極から供給される少数
キャリアに対する抵抗分を増大させ、ベース領域近傍で
のキャリアの蓄積効果が増大する。その結果伝導度変調
効果が増大しオン電圧が低減できる。図９を参照して本
発明と従来品とのオン電圧の比較を示す。図は本発明及
び従来のＩＧＢＴのターンオフ特性を示す電流−電圧特
性図である。横軸にオン電圧（Ｖ）、縦軸にアノード電
流の電流密度（Ａ／ｃｍ2 ) を示す。本発明の第１の実
施例の半導体装置の電流−電圧特性を曲線Ａに示し、従
来のＩＧＢＴの電流−電圧特性を曲線Ｂに示す。ＩＧＢ
Ｔの正孔のキャリアライフタイムτｐは０．２μｓであ
り、素子耐圧は、９００Ｖである。図に示すようにター
ンオン電圧は、従来より著しく低下していることが分か
る。
【００２５】第１の実施例ではＩＧＢＴのユニットセル
のＡセル／Ｂセルの面積比率は１／４であるが、第３や
第４の実施例のようにその面積比率が１／２になるとこ
の曲線Ａは矢印のように左へ移動する。また、本発明で
は、トレンチゲート幅及び深さなどは従来通りでバター
ンのみの変更で対応可能であるため、現状の製造工程や
設備で安定して製造することが可能である。
のＡセル／Ｂセルの面積比率は１／４であるが、第３や
第４の実施例のようにその面積比率が１／２になるとこ
の曲線Ａは矢印のように左へ移動する。また、本発明で
は、トレンチゲート幅及び深さなどは従来通りでバター
ンのみの変更で対応可能であるため、現状の製造工程や
設備で安定して製造することが可能である。
【００２６】
【発明の効果】本発明は、以上のような構造により、ア
ノード電極から供給される少数キャリアに対する抵抗分
を増大させ、ベース領域近傍でのキャリアの蓄積効果が
増大する。その結果伝導度変調効果が増大しオン電圧が
低減する。
ノード電極から供給される少数キャリアに対する抵抗分
を増大させ、ベース領域近傍でのキャリアの蓄積効果が
増大する。その結果伝導度変調効果が増大しオン電圧が
低減する。
【図１】本発明の第１の実施例のトレンチゲート縦型Ｉ
ＧＢＴの断面図。
ＧＢＴの断面図。
【図２】第２の実施例のトレンチゲート縦型ＩＧＢＴの
断面図。
断面図。
【図３】第３の実施例のトレンチゲート縦型ＩＧＢＴの
断面図。
断面図。
【図４】図３の縦型ＩＧＢＴの製造工程断面図。
【図５】図３の縦型ＩＧＢＴの製造工程断面図。
【図６】図３の縦型ＩＧＢＴの製造工程断面図。
【図７】第４の実施例のトレンチゲート縦型ＩＧＢＴの
断面図。
断面図。
【図８】第４の実施例のトレンチゲート縦型ＩＧＢＴの
断面図。
断面図。
【図９】本発明と従来のトレンチゲート縦型ＩＧＢＴの
オン電圧と電流の関係を示す電圧−電流特性図。
オン電圧と電流の関係を示す電圧−電流特性図。
【図１０】従来のプレーナ型ＩＧＢＴの断面図。
【図１１】従来のトレンチゲート縦型ＭＯＳＦＥＴの断
面図。
面図。
【図１２】従来のトレンチゲート縦型ＩＧＢＴの断面
図。
図。
１ Ｎ型高濃度ドレイン領域 ２ Ｎ型低濃度ドレイン領域 ３ Ｐ型ベース領域 ４、４１ Ｎ型ソース領域 ５ トレンチ ６ ゲート絶縁膜 ７ 埋め込みゲート電極 ８ Ｐ型アノード領域 ９ Ｎ型高濃度バッファ層 １０ ソース金属電極 １１ ゲート金属電極 １２ アノード金属電極 １３ ドレイン金属電極 １４ ソース金属電極接続領域 １５ 絶縁膜 ２０ 半導体基板
Claims (3)
- 【請求項１】 半導体基板と、 前記半導体基板に形成された第１導電型ドレイン領域
と、 前記ドレイン領域内に形成され、前記半導体基板の第１
の主面に露出している第２導電型のベ−ス領域と、 前記ベ−ス領域内に選択的に形成され、前記半導体基板
の前記第１の主面に露出している第１導電型のソ−ス領
域と、 前記ソース領域と前記ベース領域とを貫通して前記ドレ
イン領域まで形成されたトレンチと、 前記トレンチの内壁に形成されたゲ−ト絶縁膜と、 前記ゲ−ト絶縁膜に接するように前記トレンチに埋め込
まれたゲ−ト電極と、 前記第１の主面上に前記ソ−ス領域及び前記ベ−ス領域
を短絡するように形成されたソ−ス金属電極と、 前記ゲート電極に接続されるゲート金属電極と、 前記半導体基板の第２の主面に形成され、前記ドレイン
領域と接している第２導電型のアノ−ド領域と、 前記アノード領域上に形成されたアノード電極とを備
え、隣接するトレンチ間の前記第１の主面の一部の領域で
は、前記ソース領域のみが形成されていて、前記ソース
金属電極で前記ソース領域と前記ベース領域とは短絡し
ておらず、他の領域は、前記ソース金属電極で前記ソー
ス領域と前記ベース領域が短絡されている ことを特徴と
する半導体装置。 - 【請求項２】 前記ドレイン領域と前記アノ−ド領域と
の間にはこのドレイン領域より不純物濃度の高い第１導
電型高濃度バッファ領域が形成されていることを特徴と
する請求項１に記載の半導体装置。 - 【請求項３】 前記半導体装置は複数のユニットセルか
らなり、ソース金属電極がソ−ス領域のみに接続するユ
ニットセルの半導体基板表面に占める割合はこの複数の
ユニットセルの全面積の１／２以下であることを特徴と
する請求項１又は請求項２に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33300194A JP3288878B2 (ja) | 1994-12-14 | 1994-12-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33300194A JP3288878B2 (ja) | 1994-12-14 | 1994-12-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08167716A JPH08167716A (ja) | 1996-06-25 |
| JP3288878B2 true JP3288878B2 (ja) | 2002-06-04 |
Family
ID=18261184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33300194A Expired - Fee Related JP3288878B2 (ja) | 1994-12-14 | 1994-12-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3288878B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101847656A (zh) * | 2009-03-26 | 2010-09-29 | 三洋电机株式会社 | 绝缘栅双极性晶体管 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5128100B2 (ja) * | 2006-09-29 | 2013-01-23 | 三菱電機株式会社 | 電力用半導体装置 |
-
1994
- 1994-12-14 JP JP33300194A patent/JP3288878B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101847656A (zh) * | 2009-03-26 | 2010-09-29 | 三洋电机株式会社 | 绝缘栅双极性晶体管 |
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|---|---|
| JPH08167716A (ja) | 1996-06-25 |
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