JPH0468791B2 - - Google Patents
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- JPH0468791B2 JPH0468791B2 JP42182A JP42182A JPH0468791B2 JP H0468791 B2 JPH0468791 B2 JP H0468791B2 JP 42182 A JP42182 A JP 42182A JP 42182 A JP42182 A JP 42182A JP H0468791 B2 JPH0468791 B2 JP H0468791B2
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- emitter layer
- semiconductor
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- 239000004065 semiconductor Substances 0.000 claims description 24
- 238000002347 injection Methods 0.000 claims description 20
- 239000007924 injection Substances 0.000 claims description 20
- 238000009792 diffusion process Methods 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 10
- 230000002457 bidirectional effect Effects 0.000 claims description 5
- 230000035945 sensitivity Effects 0.000 description 9
- 230000000694 effects Effects 0.000 description 4
- 230000001960 triggered effect Effects 0.000 description 4
- 239000000969 carrier Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000010304 firing Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/747—Bidirectional devices, e.g. triacs
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
Description
【発明の詳細な説明】
発明の技術分野
この発明は双方向性半導体スイツチ素子（いわ
ゆるトライアツク）に係わり、特にゲート感度を
改良する構造に関する。
ゆるトライアツク）に係わり、特にゲート感度を
改良する構造に関する。
発明の技術的背景
トライアツクは、公知のように２個の主電極と
１個の制御電極（ゲート）を有し、ゲートと一主
電極間に正負のバイアス信号を与えることによつ
て主電極間の両方向のバイアス状態において各方
向独立に、つまり種類のモードでオフ状態からオ
ン状態にスイツチすることが可能な３端子半導体
装置である。
１個の制御電極（ゲート）を有し、ゲートと一主
電極間に正負のバイアス信号を与えることによつ
て主電極間の両方向のバイアス状態において各方
向独立に、つまり種類のモードでオフ状態からオ
ン状態にスイツチすることが可能な３端子半導体
装置である。
その基本構造を第１図に示す。ｐ型の第１半導
体層（ｐベース層）１、ｎ型の第２半導体層（ｎ
ベース層）２、ｐ型の第３半導体層（ｐベース
層）３がこの順に積層され、この積層体の各ｐベ
ース層１，３側主面にそれぞれ部分的にｎ型の第
１の主エミツタ層４、第２の主エミツタ層５が設
けられ、第１の主エミツタ層４側主面にはこれに
隣接してｎ型の補助エミツタ層６が設けられてお
り、かつ第１の主エミツタ層４とｐベース層１に
接触する第１の主電極７、第２の主エミツタ層５
とｐベース層３に接触する第２の主電極８および
補助エミツタ層６とｐベース層１に接触する制御
電極（ゲート電極）９が設けられている。数百ボ
ルト、10アンペア程度の定格をもつトライアツク
は一つの応用例としてICからの出力信号を制御
信号として交流制御する目的で使われる。ICの
出力信号は10mA以下の場合が多いので、トライ
アツクの最小ゲートトリガ電流GTが４種類のゲ
ートトリガモードすべてにおいて10mA以下でな
いと直接ドライブは不可能で、ICとトライアツ
クの制御電極との間にトランジスタなどの増幅器
を入れる必要がある。従来はゲート感度を上げる
ために、エミツタとpn接合を形成するｐベース
層１，３の厚さWBを小さくしてキヤリアの輸送
効率を高める方法や特公昭41−12978号（フイニ
ス・イー・ジエントリー、ゼネラル・エレクトリ
ツク・コムパニー）に記載されているように、ウ
エハの厚さ方向に投影した際に、２つの主エミツ
タ層４，５に重なり部分をもたせることによつ
て、注入されたキヤリアを有効に利用する方法が
用いられてきた。
体層（ｐベース層）１、ｎ型の第２半導体層（ｎ
ベース層）２、ｐ型の第３半導体層（ｐベース
層）３がこの順に積層され、この積層体の各ｐベ
ース層１，３側主面にそれぞれ部分的にｎ型の第
１の主エミツタ層４、第２の主エミツタ層５が設
けられ、第１の主エミツタ層４側主面にはこれに
隣接してｎ型の補助エミツタ層６が設けられてお
り、かつ第１の主エミツタ層４とｐベース層１に
接触する第１の主電極７、第２の主エミツタ層５
とｐベース層３に接触する第２の主電極８および
補助エミツタ層６とｐベース層１に接触する制御
電極（ゲート電極）９が設けられている。数百ボ
ルト、10アンペア程度の定格をもつトライアツク
は一つの応用例としてICからの出力信号を制御
信号として交流制御する目的で使われる。ICの
出力信号は10mA以下の場合が多いので、トライ
アツクの最小ゲートトリガ電流GTが４種類のゲ
ートトリガモードすべてにおいて10mA以下でな
いと直接ドライブは不可能で、ICとトライアツ
クの制御電極との間にトランジスタなどの増幅器
を入れる必要がある。従来はゲート感度を上げる
ために、エミツタとpn接合を形成するｐベース
層１，３の厚さWBを小さくしてキヤリアの輸送
効率を高める方法や特公昭41−12978号（フイニ
ス・イー・ジエントリー、ゼネラル・エレクトリ
ツク・コムパニー）に記載されているように、ウ
エハの厚さ方向に投影した際に、２つの主エミツ
タ層４，５に重なり部分をもたせることによつ
て、注入されたキヤリアを有効に利用する方法が
用いられてきた。
背景技術の問題点
しかし、これら従来技術には、以下の欠点があ
る。WBを小さくすると中央pn接合のキヤパシス
タンスによる変位電流がベースを横切つて流れる
場合、ベース抵抗が大きいのでベースでの電圧降
下が大きくなり、誤点弧しやすくなる。言い換え
ると臨界オフ電圧上昇率(dV/dt)Sが下がる。また
表裏の主エミツタを投影して重ね合わせると、そ
の部分では２つのサイリスタを臨離できないので
転流時に誤点弧が起こりやすい。すなわち、転流
臨界オフ電圧上昇率(dV/dt)Cが減少する。(dV/d
ｔ）S，(dV/dt)C共トライアツクにとつては重要な特
性なので、これを劣化させることは当然好ましく
ない。
る。WBを小さくすると中央pn接合のキヤパシス
タンスによる変位電流がベースを横切つて流れる
場合、ベース抵抗が大きいのでベースでの電圧降
下が大きくなり、誤点弧しやすくなる。言い換え
ると臨界オフ電圧上昇率(dV/dt)Sが下がる。また
表裏の主エミツタを投影して重ね合わせると、そ
の部分では２つのサイリスタを臨離できないので
転流時に誤点弧が起こりやすい。すなわち、転流
臨界オフ電圧上昇率(dV/dt)Cが減少する。(dV/d
ｔ）S，(dV/dt)C共トライアツクにとつては重要な特
性なので、これを劣化させることは当然好ましく
ない。
発明の目的
本発明は以上の欠点についてなされたもので、
（ｄＶ／ｄｔ）S及び(dV/dt)Cを下げることなく、高い
ゲ
ート感度特性が得られるトライアツクの構造を提
供することを目的とする。
（ｄＶ／ｄｔ）S及び(dV/dt)Cを下げることなく、高い
ゲ
ート感度特性が得られるトライアツクの構造を提
供することを目的とする。
発明の概要
本発明は、エミツタ層のうちゲートトリガ時に
最初にキヤリア注入がおこる部分、即ち主エミツ
タ層ではゲート電極に近い部分、補助エミツタ層
では主電極に近い部分でのエミツタ接合面を内部
に突出させ、これらの部分でのエミツタ注入効率
を他の部分よりも大としたことを特徴とする。
最初にキヤリア注入がおこる部分、即ち主エミツ
タ層ではゲート電極に近い部分、補助エミツタ層
では主電極に近い部分でのエミツタ接合面を内部
に突出させ、これらの部分でのエミツタ注入効率
を他の部分よりも大としたことを特徴とする。
発明の効果
本発明によれば、ゲートトリガ時に最初にキヤ
リア注入がおこるエミツタ接合部分でエミツタ注
入効率を高くしたことにより、(dV/dt)Sや(dV/d
ｔ）Cなどの特性を劣化させることなくゲート感度
を向上させたトライアツクが得られる。
リア注入がおこるエミツタ接合部分でエミツタ注
入効率を高くしたことにより、(dV/dt)Sや(dV/d
ｔ）Cなどの特性を劣化させることなくゲート感度
を向上させたトライアツクが得られる。
発明の実施例
第１図に対応して、第２図に本発明の一実施例
のトライアツクの断面図を示す。半導体基体及び
電極の基本構造は第１図と同じなので、対応する
部分に第１図と同じ符号を付して詳細な説明を省
略する。本実施例では、まず第１の主エミツタ層
４のゲート電極９に近い領域Ａが他の領域に比べ
て不純物拡散深さが大となつている。同様に補助
エミツタ層６の主電極７に近い領域Ｂも他の領域
に比べて拡散深さが大となつている。第３図は第
２図のトライアツクと同一のもので、第２図とは
異なつた断面を示すものである。この断面におい
ては第１の主エミツタ層４は現われていない。第
３図に示すように、第２の主エミツタ層５につい
ても、平面投影でゲート電極９に近い領域Ｃが他
の領域に比べて拡散深さが大となつている。
のトライアツクの断面図を示す。半導体基体及び
電極の基本構造は第１図と同じなので、対応する
部分に第１図と同じ符号を付して詳細な説明を省
略する。本実施例では、まず第１の主エミツタ層
４のゲート電極９に近い領域Ａが他の領域に比べ
て不純物拡散深さが大となつている。同様に補助
エミツタ層６の主電極７に近い領域Ｂも他の領域
に比べて拡散深さが大となつている。第３図は第
２図のトライアツクと同一のもので、第２図とは
異なつた断面を示すものである。この断面におい
ては第１の主エミツタ層４は現われていない。第
３図に示すように、第２の主エミツタ層５につい
ても、平面投影でゲート電極９に近い領域Ｃが他
の領域に比べて拡散深さが大となつている。
次に本実施例の効果をトライアツクのゲートト
リガ原理に基づいて説明する。まず(1)第１の主電
極７（端子T1）に負、第２の主電極８（端子T2）
に正、ゲート電極９（端子Ｇ）に正の極性を与え
る場合、ｐベース層１と第１の主エミツタ層４は
正バイアスになるので第１の主エミツタ層４のゲ
ート電極９に近い領域で電子の注入が起こる。電
子はｐベース層１を通過してｎベース層２にはい
り、過剰キヤリアとなる。ｎ−ベース層２の過剰
電子を中性化するためにｐベース層３から正孔が
注入するという正帰還作用でトライアツクはトリ
ガされる。次に(2)T1に負、T2に正、Ｇに負の極
性を与えると、補助エミツタ層６とｐベース層１
が正バイアスになるので、補助エミツタ層６から
電子が注入され、以下上記と同じ原理で補助サイ
リスタがトリガされる。この補助サイリスタの２
つのベース層１と２を拡散電流が流れ、主サイリ
スタがトリガされる。次に(3)T1に正、T2に負、
Ｇに正の極性（ただしＧの電位はT1より高い）
を与えると、(1)の場合と同様に主エミツタ層４か
ら電子注入が起こるが、主電極のバイアスが(1)の
場合と異なるのでベース層３からの正孔注入は起
こらず、ｎベース層２の電子は横方向に拡散す
る。ｎベース層２の電子数が多いとｐベース層１
と３に対して電位が下がり、ｐベース層１から正
孔が注入されると同時に、主エミツタ層５からも
電子の注入が起こり、トライアツクはトリガされ
る。最後に(4)T1に正、T2に負、Ｇに負の極性を
与えると(2)の場合と同様に補助エミツタ層６が点
弧してキヤリアが横方向に拡散し、ｎベース層２
の電位が下がり、(3)の場合と同様にトライアツク
はトリガされる。
リガ原理に基づいて説明する。まず(1)第１の主電
極７（端子T1）に負、第２の主電極８（端子T2）
に正、ゲート電極９（端子Ｇ）に正の極性を与え
る場合、ｐベース層１と第１の主エミツタ層４は
正バイアスになるので第１の主エミツタ層４のゲ
ート電極９に近い領域で電子の注入が起こる。電
子はｐベース層１を通過してｎベース層２にはい
り、過剰キヤリアとなる。ｎ−ベース層２の過剰
電子を中性化するためにｐベース層３から正孔が
注入するという正帰還作用でトライアツクはトリ
ガされる。次に(2)T1に負、T2に正、Ｇに負の極
性を与えると、補助エミツタ層６とｐベース層１
が正バイアスになるので、補助エミツタ層６から
電子が注入され、以下上記と同じ原理で補助サイ
リスタがトリガされる。この補助サイリスタの２
つのベース層１と２を拡散電流が流れ、主サイリ
スタがトリガされる。次に(3)T1に正、T2に負、
Ｇに正の極性（ただしＧの電位はT1より高い）
を与えると、(1)の場合と同様に主エミツタ層４か
ら電子注入が起こるが、主電極のバイアスが(1)の
場合と異なるのでベース層３からの正孔注入は起
こらず、ｎベース層２の電子は横方向に拡散す
る。ｎベース層２の電子数が多いとｐベース層１
と３に対して電位が下がり、ｐベース層１から正
孔が注入されると同時に、主エミツタ層５からも
電子の注入が起こり、トライアツクはトリガされ
る。最後に(4)T1に正、T2に負、Ｇに負の極性を
与えると(2)の場合と同様に補助エミツタ層６が点
弧してキヤリアが横方向に拡散し、ｎベース層２
の電位が下がり、(3)の場合と同様にトライアツク
はトリガされる。
以上４つの場合に共通していえることは、どの
モードでもトリガは主エミツタのゲート電極近傍
または補助エミツタの主電極近傍で起こること、
その場合特にエミツタの電子注入が動作の起点に
なつていることである。言い換えれば、最初に電
子注入が起こる場所の注入効率を上げればゲート
感度はよくなる。またエミツタの注入効率はエミ
ツタ接合部におけるベース・アクセプタ濃度が低
い程高い。従つて本実施例の構造では、各エミツ
タ層においてゲートトリガ時に最初に電子注入が
おこる領域Ａ，Ｂ，Ｃについて、半導体基板の両
主面から拡散で形成されるｐベース層１と３に両
主面から深い位置にエミツタ接合面を設けること
によつて、これらの領域Ａ，Ｂ，Ｃでのエミツタ
注入効率を上げており、これにより高いゲート感
度が得られることになる。
モードでもトリガは主エミツタのゲート電極近傍
または補助エミツタの主電極近傍で起こること、
その場合特にエミツタの電子注入が動作の起点に
なつていることである。言い換えれば、最初に電
子注入が起こる場所の注入効率を上げればゲート
感度はよくなる。またエミツタの注入効率はエミ
ツタ接合部におけるベース・アクセプタ濃度が低
い程高い。従つて本実施例の構造では、各エミツ
タ層においてゲートトリガ時に最初に電子注入が
おこる領域Ａ，Ｂ，Ｃについて、半導体基板の両
主面から拡散で形成されるｐベース層１と３に両
主面から深い位置にエミツタ接合面を設けること
によつて、これらの領域Ａ，Ｂ，Ｃでのエミツタ
注入効率を上げており、これにより高いゲート感
度が得られることになる。
以下により具体的な実施例を記す。作製したト
ライアツクの不純物パラメータは、ｎベース層２
の平均不純物濃度１×1014cm-3、その厚み160μｍ
で、両主面から熱拡散で形成されるｐベース層１
と３の表面不純物濃度４×1017cm-3、拡散深さ
30μｍ、主エミツタ層４と５及び補助エミツタ層
６の表面不純物濃度５×1020cm-3、拡散深さが
10μｍである。領域Ａ，Ｂ，Ｃはすべて共通に表
面不純物濃度５×1020cm-3、拡散深さ17μｍとし
た。ゲートトリガ感度は従来法のものが４種類の
トリガモードで11〜40mAに対して、本実施例の
ものは３〜9mAの範囲で、約４倍改善された。
ライアツクの不純物パラメータは、ｎベース層２
の平均不純物濃度１×1014cm-3、その厚み160μｍ
で、両主面から熱拡散で形成されるｐベース層１
と３の表面不純物濃度４×1017cm-3、拡散深さ
30μｍ、主エミツタ層４と５及び補助エミツタ層
６の表面不純物濃度５×1020cm-3、拡散深さが
10μｍである。領域Ａ，Ｂ，Ｃはすべて共通に表
面不純物濃度５×1020cm-3、拡散深さ17μｍとし
た。ゲートトリガ感度は従来法のものが４種類の
トリガモードで11〜40mAに対して、本実施例の
ものは３〜9mAの範囲で、約４倍改善された。
上記実施例では、エミツタ層のうち最初にキヤ
リア注入がおこる領域Ａ，Ｂ，Ｃについて拡散深
さを深くすることにより、その領域のエミツタ接
合をｐベースの不純物濃度の低い部分に形成し、
もつてこれらの領域Ａ，Ｂ，Ｃでのエミツタ注入
効率を高くした。同様の効果を持たせるために
は、例えば第４図に示すような構造としてもよ
い。これはｐベース層１の主面に予め選択的に溝
を設けておき、この状態で第１の主エミツタ層４
および補助エミツタ層６の不純物拡散を行うこと
により、領域Ａ，Ｂでのエミツタ接合面を上記実
施例と同様内部に突出させたものである。図示し
ないが第３図に対応する断面の、第２の主エミツ
タ層５の領域Ｃについても同様の構造とする。こ
れにより先の実施例と同様、領域Ａ，Ｂ，Ｃでの
エミツタ注入効率を高くしてゲート感度を上げる
ことができる。
リア注入がおこる領域Ａ，Ｂ，Ｃについて拡散深
さを深くすることにより、その領域のエミツタ接
合をｐベースの不純物濃度の低い部分に形成し、
もつてこれらの領域Ａ，Ｂ，Ｃでのエミツタ注入
効率を高くした。同様の効果を持たせるために
は、例えば第４図に示すような構造としてもよ
い。これはｐベース層１の主面に予め選択的に溝
を設けておき、この状態で第１の主エミツタ層４
および補助エミツタ層６の不純物拡散を行うこと
により、領域Ａ，Ｂでのエミツタ接合面を上記実
施例と同様内部に突出させたものである。図示し
ないが第３図に対応する断面の、第２の主エミツ
タ層５の領域Ｃについても同様の構造とする。こ
れにより先の実施例と同様、領域Ａ，Ｂ，Ｃでの
エミツタ注入効率を高くしてゲート感度を上げる
ことができる。
なお、第４図では主エミツタ層４から補助エミ
ツタ層６にわたつて連続的に溝を形成している
が、エミツタ層４，６のうち必要な領域Ａ，Ｂ，
のみ溝があればよい。またこの溝が広い場合には
電気的トリガに代つて光トリガも可能となる。
ツタ層６にわたつて連続的に溝を形成している
が、エミツタ層４，６のうち必要な領域Ａ，Ｂ，
のみ溝があればよい。またこの溝が広い場合には
電気的トリガに代つて光トリガも可能となる。
第１図は従来のトライアツクの断面図、第２図
は本発明の一実施例のトライアツクの一断面図、
第３図は第２図とは異なる場所の断面図、第４図
は他の実施例のトライアツクの第２図に対応する
断面図である。 １…ｐベース層（第１半導体層）、２…ｎベー
ス層（第２半導体層）、３…ｐベース層（第３半
導体層）、４…第１の主エミツタ層、５…第２の
主エミツタ層、６…補助エミツタ層、７…第１の
主電極、８…第２の主電極、９…ゲート電極（制
御電極）、Ａ，Ｂ，Ｃ…最初にキヤリア注入のお
こる領域。
は本発明の一実施例のトライアツクの一断面図、
第３図は第２図とは異なる場所の断面図、第４図
は他の実施例のトライアツクの第２図に対応する
断面図である。 １…ｐベース層（第１半導体層）、２…ｎベー
ス層（第２半導体層）、３…ｐベース層（第３半
導体層）、４…第１の主エミツタ層、５…第２の
主エミツタ層、６…補助エミツタ層、７…第１の
主電極、８…第２の主電極、９…ゲート電極（制
御電極）、Ａ，Ｂ，Ｃ…最初にキヤリア注入のお
こる領域。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の第１半導体層、第２導電型の第
２半導体層、第１導電型の第３半導体層がこの順
に積層され、この積層体の第１および第３の半導
体層側主面にそれぞれ部分的に第２導電型の第１
および第２の主エミツタ層が設けられ、第１の主
エミツタ層側主面に主エミツタ層に近接して第２
導電型の補助エミツタ層が設けられ、かつ第１の
主エミツタ層と第１半導体層に接触する第１の主
電極、第２の主エミツタ層と第３半導体層に接触
する第２の主電極および補助エミツタ層と第１半
導体層に接触する制御電極が設けられた双方向性
半導体スイツチ素子において、各エミツタ層のエ
ミツタ接合面のうちゲートトリガ時に最初にキヤ
リア注入がおこる部分を内部に突出させたことを
特徴とする双方向性半導体スイツチ素子。 ２ ゲートトリガ時に最初にキヤリア注入がおこ
る部分で選択的にエミツタ不純物の拡散深さを深
くしてその部分のエミツタ接合面を内部に突出さ
せた特許請求の範囲第１項記載の双方向性半導体
スイツチ素子。 ３ ゲートトリガ時に最初にキヤリア注入がおこ
る部分の積層体主面に溝を設けてエミツタ不純物
拡散を行うことにより、その溝部分のエミツタ接
合面を内部に突出させた特許請求の範囲第１項記
載の双方向性半導体スイツチ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP42182A JPS58118150A (ja) | 1982-01-06 | 1982-01-06 | 双方向性半導体スイッチ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP42182A JPS58118150A (ja) | 1982-01-06 | 1982-01-06 | 双方向性半導体スイッチ素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58118150A JPS58118150A (ja) | 1983-07-14 |
| JPH0468791B2 true JPH0468791B2 (ja) | 1992-11-04 |
Family
ID=11473334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP42182A Granted JPS58118150A (ja) | 1982-01-06 | 1982-01-06 | 双方向性半導体スイッチ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58118150A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2533421Y2 (ja) * | 1990-06-20 | 1997-04-23 | 有限会社内田産業 | コンクリート礎石用型枠 |
| JP5217196B2 (ja) * | 2007-03-14 | 2013-06-19 | サンケン電気株式会社 | 双方向サイリスタ |
-
1982
- 1982-01-06 JP JP42182A patent/JPS58118150A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58118150A (ja) | 1983-07-14 |
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