JPH0154865B2 - - Google Patents

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JPH0154865B2
JPH0154865B2 JP60261274A JP26127485A JPH0154865B2 JP H0154865 B2 JPH0154865 B2 JP H0154865B2 JP 60261274 A JP60261274 A JP 60261274A JP 26127485 A JP26127485 A JP 26127485A JP H0154865 B2 JPH0154865 B2 JP H0154865B2
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Shigenori Yakushiji
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Toshiba Components Co Ltd
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Toshiba Components Co Ltd
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Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は、MOS構造によつてトリガー機能を
制御されるサイリスタやトライアツク等の半導体
装置に関する。
［発明の技術的背景とその問題点］ 近年、ゼロクロス（零交差）又はその近傍時点
でのみオンする構造のゼロクロス光サイリスタあ
るいはトライアツクが提案されている。このゼロ
クロス光サイリスタは印加される交流正弦波電圧
の振幅が高い時点で光を入射されてもオンになら
ず、ゼロクロス近傍でオンする。このように形成
することで、スイツチング時に発生するノイズを
大幅に低減することができるというものである。
このゼロクロス光サイリスタのトリガー機能を
MOS構造で制御したものが、特開昭58−105572
号によつて提案されている。又、さらにこれらの
サイリスタ、トライアツク等の高耐圧化に際し、
MOS構造のゲート部分を高電圧から保護する素
子構造が特開昭60−74678号によつて提案されて
いる。第４図は、この構造をプレーナ型サイリス
タに適用した例である。
このサイリスタ構造は通常のサイリスタ同様に
Ｎ型カソード領域４０１及び４０２とこれらを囲
むＰ型ベース領域４０３，４０４とさらにこれら
を囲むＮ型領域４０５と、さらにこれを囲むＰ型
アノード領域４０６のPNPN4層構造で形成され
ている。カソード部のＮ型領域は独立した部分４
０１と、ベース領域４０３に配線４０７で短絡さ
れた部分４０２の２つの部分で構成されている。
この２つのカソード部４０１と４０２は、ゲート
酸化膜４０８とその上に形成されたゲート電極４
０９により構成されるMOSゲート部によつて結
合、分離される。
このゲート電極４０９は、Ｎ型領域４０５中に
形成され、Ｐ型ベース領域４０３と４０４に囲ま
れたＰ型領域４１０に接続されている。
次にこの素子の動作を説明する。まずゼロクロ
ス動作について説明するために、アノード電極Ａ
とカソード電極Ｋに正弦波が印加され、アノード
が正カソードが負の高い振幅の状態を考える。こ
の時、アノード・カソード間の電圧はＮ型領域４
０５とＰ型ベース領域４０３の間のPN接合に印
加される。この状態で素子表面に光が入射すると
Ｐ型ベース領域４０３中に光励起電流が発生し、
逆バイアスのPN接合をオンさせる電圧降下が生
じる。ゼロクロス機能のない素子であれば、この
励起電流によりサイリスタがONするわけであ
る。しかし、この素子では、MOSゲート部４０
８と４０９によつて２つのカソード領域４０１と
４０２の間にチヤンネルが形成されるため、Ｐ型
ベース領域４０３から配線４０７、カソード領域
４０２，４０１を通つてカソード電極Ｋへ接続す
る電流経路ができて光励起電流を流してしまうた
め、サイリスタがON状態になるのを阻止できる
わけである。一方、このサイリスタがONするの
は、カソード・アノード間電圧が十分小さい時で
ある。すなわち、ゲート電極４０９にはＰ型領域
４１０を通じてアノード電極の電位が与えられ、
チヤンネル側にはカソード電極の電位が与えられ
ているため、アノード・カソード間の電圧振幅が
十分小さくて、MOS構造の閾値電圧Vthより小
さい時点では、２つのカソード領域４０１と４０
２間にチヤンネルは形成されていない。この状態
で光が入射すれば、光励起電流によりサイリスタ
がONする。一度サイリスタがONしてしまえば、
MOS構造のON・OFFにかかわらず、電流は流
れ続けることになる。
ところでこのような従来の構造には以下に述べ
るような問題点があつた。すなわち、サイリス
タ・トライアツク等が高耐圧化していくに供な
い、アノード・カソード間に高電圧が印加される
ようになるためサイリスタ動作にトリガー機能を
制御するMOS構造が高電圧によつて破壊されな
いようにしなければならない。このために、従来
構造ではＰ型ベース領域４０３，４０４とＮ型領
域４０５との間のPN接合にできる空乏層が、ア
ノード・カソード間電圧が高くなるのに従つて伸
びてゆき、Ｐ型領域４１０に達することにより、
（パンチスルーという。）、ゲート電極４０９に印
加される電圧が必要以上に高くならないようにし
ていた。しかしながら、このパンチスルー開始電
圧を正確にコントロールするためには次の３つの
因子を考えなければならない。つまり、(1)Ｎ型領
域４０５の濃度(2)Ｐ型ベース領域４０３，４０４
とＰ型領域４１０間の距離ｌ(3)Ｐ型ベース領域４
０３，４０４とＰ型領域４１０それぞれの表面濃
度である。このうち(1)については通常他の条件に
よつて決定されてしまうため、(2)、(3)の因子の制
御が必要となるが、この因子はＰ型ベース領域４
０３，４０４とＰ型領域４１０の横方向の拡散の
制御で決まる。
ところで高耐圧サイリスタやトライアツクの場
合、ベース領域の拡散も40μm程度の比較的深い
拡散が必要とされる。
この縦方向の拡散深さのコントロールや濃度の
コントロールは比較的精度良く行なわれている
が、横方向の拡散の制御は極めて難かしく、プロ
セスによつてばらつきが多い。このため、従来技
術ではＰ型ベース領域４０３，４０４とＰ型領域
４１０の隔離寸法ｌのばらつきによりパンチスル
ー開始電圧が影響を受けるため、ｌのコントロー
ル性が重大な問題となつてきた。
［発明の目的］ 本発明は、MOS構造によりトリガー機能を制
御するサイリスタ・トライアツク等の素子の新規
な、MOSゲート絶縁膜破壊防止構造を提供する
ことを目的とし、とくにベース領域から伸びる空
乏層のパンチスルー開始電圧のコントロールを素
子の耐圧等の特性を劣化させることなく正確且つ
容易に行なえる装置を提供するものである。
［発明の概要］ 本発明は、サイリスタのＰ型ベース領域に近接
してMOS構造のゲート電極に接続されるＰ型フ
ローテイング領域を設け、これらのＰ型領域の対
向する面の表面近傍に、比較的高濃度で浅いＰ＋
型領域を、それぞれＰ型領域に一部重なるように
形成し、これらの領域間で生じるパンチスルーを
正確に制御し、MOS構造のゲート電極に供給さ
れる電圧を十分低い値に容易且つ正確に固定でき
るようにしたものである。
［発明の実施例］ 本発明の一実施例を第１図及び第２図を参照し
て説明する。第１図は断面図で、第２図は平面図
である。
この実施例はプレーナ型のサイリスタで、カソ
ードはカソード電極Ｋに接続されたＮ型領域１０
１と配線１０７によつてＰ型ベース領域１０３と
短絡されたＮ型領域１０２により構成されてい
る。
これらのカソード領域１０１，１０２はＰ型ベ
ース領域１０３中に形成されている。２つのカソ
ード領域１０１，１０２間の表面上にはゲート絶
縁膜１０８とゲート電極１０９の２層構造による
MOSゲート部が形成されており、２つのカソー
ド領域１０１，１０２を結合したり分離したりす
る。Ｐ型ベース領域１０３は、Ｎ型領域１０５中
に形成されている。
この、Ｎ型領域１０５はＰ型アノード領域１０
６によつて囲まれている。Ｐ型アノード領域１０
６はアノード電極Ａに接続されている。Ｐ型ベー
ス領域１０３に周囲を取り囲まれて表面まで露出
しているＮ型領域１０５中にＰ型フローテイング
領域１１０が形成されている。このＰ型フローテ
イング領域１１０はMOSゲート電極１０９に接
続されている。このＰ型フローテイング領域１１
０とＰ型ベース領域１０３の相対向した部分の表
面近傍には、それぞれＰ＋型の浅くて不純物濃度
の高い拡散領域１１１と１１２が形成されてい
る。Ｐ型ベース領域１０３とＰ型フローテイング
領域１１０の表面不純物濃度は１×1017cm-3で、
深さは40μmであり、Ｐ＋型領域１１１，１１２
の濃度は５×1020cm-3、深さは3μmとした。又、
Ｎ型領域１０５の濃度は１×1014cm-3である。
次に本実施例の動作について説明する。ゼロク
ロス動作について説明するとアノードＡ、カソー
ドＫ間に正弦波電圧が印加されており、アノード
Ａ側に正、カソードＫ側に負の大きな振幅の電圧
が印加されている場合、アノードＡの電位は、Ｐ
型フローテイング領域１１０を通じてゲート電極
１０９に与えられ、カソードＫの電位はＮ型カソ
ード領域１０１とＰ型ベース領域１０３間の順方
向PN接合を通じてチヤンネル領域に与えられる
ため、MOS構造がON状態となり、Ｐ型ベース
領域１０３から配線１０７を通り、カソード領域
１０２及び１０１を経由してカソード電極Ｋに通
じる回路が生じる。このため、外部から光が入射
してＰ型ベース領域１０３中に光励起電流が生じ
てもカソード電極に流れてしまうためサイリスタ
はONできない。一方、アノード・カソード間電
圧が小さくて、ゲート電極１０９とチヤンネル領
域間に印加される電圧が閾値以下であればMOS
ゲートはOFF状態となり、光励起電流によりサ
イリスタはONすることができる。本実施例では
MOSゲートがONするようなアノード・カソー
ド間電圧（ゼロクロス幅）を５〜6Vにするため
ゲート酸化膜厚は1500A程度とした。
この膜厚の酸化膜の絶縁破壊電圧は一般に120
〜130Vである。ゼロクロスの阻止状態、すなわ
ちアノード・カソード間電圧が、ゲート酸化膜１
０９にほぼ直接印加される状態では、電圧が高く
なるにつれてＰ型ベース領域１０３と、この表面
に形成されたＰ＋型領域１１１から空乏層が伸び
て来て、やがてＰ型フローテイング領域１１０や
この表面のＰ＋型領域１１２に達して、いわゆる
パンチスルーの状態になる。この状態になると、
以後アノード・カソード間電圧を高くしても、ゲ
ート電極１０９に加わる電圧はほとんど増加しな
くなる。このパンチスルー開始電圧が120V以下
になるように設定すると、本実施例の場合、Ｐ＋
型領域１１０と１１１の間の距離ｌを30μm程度
にすればよいことがわかつた。
前述した従来技術では、耐圧600Vの素子を得
るために、Ｐ型ベース領域の深さを40μm、表面
濃度を１×1017cm-3として、Ｐ型ベース領域とＰ
型フローテイング領域の間隔を、マスク上で
100μmとした場合、最終段階でのパンチスルー開
始電圧は60〜90Vとばらついてしまた。本実施例
の場合は、同様の耐圧を得るためにＰ＋型領域１
１１と１１２の深さを3.2μm、濃度を５×1017cm
-3、間隔ｌをマスク上で25μmとしたところ、最
終段階でのパンチスルー開始電圧は70±5Vとバ
ラツキが極めて小さかつた。このように本発明で
はＰ＋型領域をＰ型ベース領域とは別に拡散して
形成するため、耐圧等の他の特性を変化させるこ
となく、しかもパンチスルー電圧を精度よく容易
に製造することができる。
又、第３図に本発明の別の実施例を示す。先の
実施例ではＰ型ベース領域１０３とＰ型フローテ
イング領域の対向す面全域に浅いＰ＋拡散領域を
設けたが、本実施例のように一部だけに設けても
効果がある。すなわち、パンチスルー開始電圧は
間隔ｌが最も短い点で決まるからである。
［発明の効果］ 以上述べてきたように、本発明では、浅い拡散
によつて拡散領域間の距離を決めるので、極めて
精度よく、しかも容易にパンチスルー開始電圧を
制御することができる。このため高耐圧で信頼性
の高いゼロクロス動作のMOS制御型光サイリス
タ、トライアツク等の素子を提供することができ
る。
【図面の簡単な説明】
第１図は本発明による光サイリスタの一実施例
の断面図、第２図はその平面図である。第３図は
本発明による他の実施例の部分的平面図である。
第４図は従来の光サイリスタの断面図である。 １０１，１０２……カソード領域、１０３……
ベース領域、１０５……Ｎ型領域、１０６……ア
ノード領域、１０７……配線、１０８……絶縁
膜、１０９……制御電極、１１０……Ｐ型フロー
テイング領域、１１１，１１２……高濃度Ｐ型領
域。

Claims (1)

  1. 【特許請求の範囲】 １ 第１の電源に接続された第１導電型の第１の
    半導体領域と、前記第１の半導体領域に隣接して
    設けられ―主面が半導体基体の主表面を構成する
    第２導電型の第２の半導体領域と、前記第２の半
    導体領域内に形成され、第２の電源に接続される
    第１導電型の第３の半導体領域と、前記第３の半
    導体領域の表面部分に形成され第３の電源に接続
    される第２導電型の第４の半導体領域と、前記第
    ３の半導体領域の表面部分に形成されこの第３の
    半導体領域と短絡された第２導電型の第５の半導
    体領域と、前記第４と第５の半導体領域の一部と
    これらの領域間の前記第３の領域の表面上に形成
    された絶縁膜と、前記絶縁膜上に設けられ前記第
    ４と第５の領域間の前記第３の領域表面部分にチ
    ヤンネルを形成するための制御電極と、前記第２
    の半導体領域に形成され前記第２の半導体制御電
    極に電気的に接続される第１導電型の第６の半導
    体領域と、前記第６の半導体領域と第２の半導体
    領域の接合部及びその周辺の前記第２の半導体領
    域の表面部分で、少なくとも前記第３の領域に対
    向する部分に浅く形成された比較的高濃度の第１
    導電型の第７の半導体領域と、前記第２の半導体
    領域と第３の半導体領域との接合部及び前記第２
    の半導体領域の表面部分で、少なくとも前記第６
    の半導体領域に対向する部分に浅く形成された比
    較的高濃度の第１導電型の第８の半導体領域とを
    有することを特徴とする半導体装置。 ２ 前記第７及び第８の半導体領域がそれぞれ前
    記第６及び第３の半導体領域の相対向する面の全
    部に形成されていることを特徴とする特許請求の
    範囲第１項記載の半導体装置。
JP60261274A 1985-11-22 1985-11-22 半導体装置 Granted JPS62122272A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP60261274A JPS62122272A (ja) 1985-11-22 1985-11-22 半導体装置
DE8686115431T DE3671582D1 (de) 1985-11-22 1986-11-07 Halbleiteranordnung mit einem schutztransistor.
EP86115431A EP0224091B1 (en) 1985-11-22 1986-11-07 Semiconductor device including protecting mos transistor
US07/253,364 US4943835A (en) 1985-11-22 1988-09-29 Semiconductor device including protecting MOS transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60261274A JPS62122272A (ja) 1985-11-22 1985-11-22 半導体装置

Publications (2)

Publication Number Publication Date
JPS62122272A JPS62122272A (ja) 1987-06-03
JPH0154865B2 true JPH0154865B2 (ja) 1989-11-21

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ID=17359541

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60261274A Granted JPS62122272A (ja) 1985-11-22 1985-11-22 半導体装置

Country Status (4)

Country Link
US (1) US4943835A (ja)
EP (1) EP0224091B1 (ja)
JP (1) JPS62122272A (ja)
DE (1) DE3671582D1 (ja)

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