JPH07240511A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07240511A JPH07240511A JP3220494A JP3220494A JPH07240511A JP H07240511 A JPH07240511 A JP H07240511A JP 3220494 A JP3220494 A JP 3220494A JP 3220494 A JP3220494 A JP 3220494A JP H07240511 A JPH07240511 A JP H07240511A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
- H01L29/745—Gate-turn-off devices with turn-off by field effect
- H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
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Abstract
(57)【要約】
【目的】 スイッチング速度の高速化を実現し、かつタ
ーンオフ時に誤点弧が起こらないようにした半導体装置
を実現する。 【構成】 p+ アノード領域1の上面にn- ベース領域
2を形成し、そのn- ベース領域2の表面部にpゲート
領域3を形成する。そして、pゲート領域3内の表面部
に、n+ メインカソード領域4およびn+ 補助カソード
領域5を互いに所定間隔を隔てながらそれぞれ選択的に
形成する。n+ メインカソード領域4内の表面部に選択
的にp+ ショート領域21を形成し、n+ 補助カソード
領域5の下部にp+ バイパス領域6を形成する。n+ 補
助カソード領域5とp+ ショート領域21との間のpゲ
ート領域3およびn+ メインカソード領域4の表面とそ
の近傍にゲート酸化膜7を形成し、その上面にゲート電
極8Bを形成する。n+ 補助カソード領域5とp+ ショ
ート領域21とをカソード電極10で接続する。
ーンオフ時に誤点弧が起こらないようにした半導体装置
を実現する。 【構成】 p+ アノード領域1の上面にn- ベース領域
2を形成し、そのn- ベース領域2の表面部にpゲート
領域3を形成する。そして、pゲート領域3内の表面部
に、n+ メインカソード領域4およびn+ 補助カソード
領域5を互いに所定間隔を隔てながらそれぞれ選択的に
形成する。n+ メインカソード領域4内の表面部に選択
的にp+ ショート領域21を形成し、n+ 補助カソード
領域5の下部にp+ バイパス領域6を形成する。n+ 補
助カソード領域5とp+ ショート領域21との間のpゲ
ート領域3およびn+ メインカソード領域4の表面とそ
の近傍にゲート酸化膜7を形成し、その上面にゲート電
極8Bを形成する。n+ 補助カソード領域5とp+ ショ
ート領域21とをカソード電極10で接続する。
Description
【0001】
【産業上の利用分野】本発明は自己消弧機能を持つ半導
体装置に関する。
体装置に関する。
【0002】
【従来の技術】半導体装置は、その用途に応じて様々な
特性が要求される。例えば、スイッチング素子として利
用されるトランジスタやサイリスタ等に対しては、ター
ンオン時間やターンオフ時間といったスイッチング特性
が要求され、大電流を制御するサイリスタ等のパワー素
子に対しては、耐圧やオン抵抗とともに可制御電流が重
要になる。また、サイリスタ等のパワー素子をスイッチ
ング素子として利用する場合に、近年、自己消弧機能を
有するものが急速に発達してその地位を確立しつつある
が、この自己消弧によるスイッチング特性にも高速化等
の要求がある。
特性が要求される。例えば、スイッチング素子として利
用されるトランジスタやサイリスタ等に対しては、ター
ンオン時間やターンオフ時間といったスイッチング特性
が要求され、大電流を制御するサイリスタ等のパワー素
子に対しては、耐圧やオン抵抗とともに可制御電流が重
要になる。また、サイリスタ等のパワー素子をスイッチ
ング素子として利用する場合に、近年、自己消弧機能を
有するものが急速に発達してその地位を確立しつつある
が、この自己消弧によるスイッチング特性にも高速化等
の要求がある。
【0003】図4は、自己消弧機能を有するサイリスタ
の一例として採り上げたエミッタ・スイッチ・サイリス
タ(以下、ESTとする)の構造を示す断面図である。
同図において、p+ アノード領域1の上面に、n- ベー
ス領域2が形成されており、そのn- ベース領域2の表
面部にpゲート領域3が形成されている。pゲート領域
3内の表面部には、n+ メインカソード領域4およびn
+ 補助カソード領域5が互いに所定間隔を隔てながらそ
れぞれ選択的に形成されており、n+ 補助カソード領域
5の下部には、p+ バイパス領域6が形成されている。
の一例として採り上げたエミッタ・スイッチ・サイリス
タ(以下、ESTとする)の構造を示す断面図である。
同図において、p+ アノード領域1の上面に、n- ベー
ス領域2が形成されており、そのn- ベース領域2の表
面部にpゲート領域3が形成されている。pゲート領域
3内の表面部には、n+ メインカソード領域4およびn
+ 補助カソード領域5が互いに所定間隔を隔てながらそ
れぞれ選択的に形成されており、n+ 補助カソード領域
5の下部には、p+ バイパス領域6が形成されている。
【0004】上記各領域が形成されている表面におい
て、n+ メインカソード領域4とn+補助カソード領域
5との間のpゲート領域3の表面とその近傍、およびn
+ 補助カソード領域5とn- ベース領域2との間のpゲ
ート領域3の表面とその近傍にゲート酸化膜7が形成さ
れており、それらゲート酸化膜7上にゲート電極8が形
成されている。そして、そのゲート電極8を絶縁するよ
うに層間絶縁膜9が形成されている。また、n+ 補助カ
ソード領域5に接続してカソード電極10が形成されて
いる。さらに、p+ アノード領域1の下面には一様にア
ノード電極11が形成されている。
て、n+ メインカソード領域4とn+補助カソード領域
5との間のpゲート領域3の表面とその近傍、およびn
+ 補助カソード領域5とn- ベース領域2との間のpゲ
ート領域3の表面とその近傍にゲート酸化膜7が形成さ
れており、それらゲート酸化膜7上にゲート電極8が形
成されている。そして、そのゲート電極8を絶縁するよ
うに層間絶縁膜9が形成されている。また、n+ 補助カ
ソード領域5に接続してカソード電極10が形成されて
いる。さらに、p+ アノード領域1の下面には一様にア
ノード電極11が形成されている。
【0005】次に、上記構成のサイリスタの動作を説明
する。ターンオン時にはゲート電極8に正の電圧を印加
する。このことにより、ゲート電極8の下部領域に位置
するn+ 補助カソード領域5とn- ベース領域2との間
のpゲート領域3の表面近傍の導電型が反転してnチャ
ネルが形成される。そして、このnチャネルを介してn
+ 補助カソード領域5からn- ベース領域2へ電子が注
入される。このn- ベース領域2へ注入された電子がp
+ アノード領域1の近傍に到達するようになると、p+
アノード領域1とn- ベース領域2との間のエネルギー
障壁が低下するので、p+ アノード領域1からn- ベー
ス領域2へホールが供給されるようになり、そのホール
はn+ メインカソード領域4に到達する。このとき、ゲ
ート電極8には正の電圧が印加されているので、ゲート
電極8の下部領域に位置するn+メインカソード領域4
とn+ 補助カソード領域5との間のpゲート領域3の表
面近傍にもnチャネルが形成されている。従って、p+
アノード領域1からn+ メインカソード領域4に到達し
たホールは、このnチャネルを介してn+ 補助カソード
領域5に供給され、アノード・カソード間に主電流が流
れてサイリスタがオン状態になる。この後、サイリスタ
をオン状態に保つために、ゲート電極8には正の電圧を
印加しつづける。
する。ターンオン時にはゲート電極8に正の電圧を印加
する。このことにより、ゲート電極8の下部領域に位置
するn+ 補助カソード領域5とn- ベース領域2との間
のpゲート領域3の表面近傍の導電型が反転してnチャ
ネルが形成される。そして、このnチャネルを介してn
+ 補助カソード領域5からn- ベース領域2へ電子が注
入される。このn- ベース領域2へ注入された電子がp
+ アノード領域1の近傍に到達するようになると、p+
アノード領域1とn- ベース領域2との間のエネルギー
障壁が低下するので、p+ アノード領域1からn- ベー
ス領域2へホールが供給されるようになり、そのホール
はn+ メインカソード領域4に到達する。このとき、ゲ
ート電極8には正の電圧が印加されているので、ゲート
電極8の下部領域に位置するn+メインカソード領域4
とn+ 補助カソード領域5との間のpゲート領域3の表
面近傍にもnチャネルが形成されている。従って、p+
アノード領域1からn+ メインカソード領域4に到達し
たホールは、このnチャネルを介してn+ 補助カソード
領域5に供給され、アノード・カソード間に主電流が流
れてサイリスタがオン状態になる。この後、サイリスタ
をオン状態に保つために、ゲート電極8には正の電圧を
印加しつづける。
【0006】ターンオフ時には、ゲート電極8に負の電
圧を印加する。このことにより、ターンオン時に形成し
た上記2つのnチャネルを閉じ(p型半導体領域にす
る)、n+ 補助カソード領域5からn- ベース領域2へ
の電子の供給を停止するとともに、n+ メインカソード
領域4とn+ 補助カソード領域5との間でのキャリアの
移動を禁止する。この結果、アノード・カソード間の電
流が遮断され、サイリスタはオフ状態になる。なお、p
+ アノード領域1、n- ベース領域2、p+ バイパス領
域6およびn+ 補助カソード領域5によって構成される
pnpn接合の寄生サイリスタは、p+ バイパス領域6
の不純物濃度が高いためその増幅率が低いので、それ自
身がラッチアップ状態となることはなく、上述のように
してn+ メインカソード領域4とn+ 補助カソード領域
5との間でのキャリアの移動が禁止されれば、アノード
・カソード間の電流は遮断される。
圧を印加する。このことにより、ターンオン時に形成し
た上記2つのnチャネルを閉じ(p型半導体領域にす
る)、n+ 補助カソード領域5からn- ベース領域2へ
の電子の供給を停止するとともに、n+ メインカソード
領域4とn+ 補助カソード領域5との間でのキャリアの
移動を禁止する。この結果、アノード・カソード間の電
流が遮断され、サイリスタはオフ状態になる。なお、p
+ アノード領域1、n- ベース領域2、p+ バイパス領
域6およびn+ 補助カソード領域5によって構成される
pnpn接合の寄生サイリスタは、p+ バイパス領域6
の不純物濃度が高いためその増幅率が低いので、それ自
身がラッチアップ状態となることはなく、上述のように
してn+ メインカソード領域4とn+ 補助カソード領域
5との間でのキャリアの移動が禁止されれば、アノード
・カソード間の電流は遮断される。
【0007】
【発明が解決しようとする課題】ところで、上記サイリ
スタのターンオフ時間は、上述のようにしてゲート電極
8に負の電圧を印加した後に、pゲート領域3内または
n- ベース領域2内に残留する蓄積キャリアが消滅する
までの時間に依存する。ところが、上記構成のサイリス
タでは、pゲート領域3内の蓄積キャリアは、再結合に
よる消滅や拡散などによってその領域から消滅させてい
るので、短時間で消滅させることはできない。したがっ
て、サイリスタのターンオフ時間を十分に短くすること
ができず、スイッチングの高速化の妨げとなっていた。
スタのターンオフ時間は、上述のようにしてゲート電極
8に負の電圧を印加した後に、pゲート領域3内または
n- ベース領域2内に残留する蓄積キャリアが消滅する
までの時間に依存する。ところが、上記構成のサイリス
タでは、pゲート領域3内の蓄積キャリアは、再結合に
よる消滅や拡散などによってその領域から消滅させてい
るので、短時間で消滅させることはできない。したがっ
て、サイリスタのターンオフ時間を十分に短くすること
ができず、スイッチングの高速化の妨げとなっていた。
【0008】また、ターンオフ動作を指示した後におい
てもpゲート領域3内に蓄積キャリアが残留している
と、アノード電圧の上昇によって、pゲート領域3から
n+ 補助カソード領域5へ流れようとする変位電流が発
生する。そして、この変位電流によって起こるpゲート
領域3内での電圧降下のため、pゲート領域3とn+ 補
助カソード領域5との間に電位差が生じる。この電位差
が大きくなると、n+ 補助カソード領域5にキャリアが
注入され、上記寄生サイリスタが誤点弧してサイリスタ
が再びオン状態となってしまう。
てもpゲート領域3内に蓄積キャリアが残留している
と、アノード電圧の上昇によって、pゲート領域3から
n+ 補助カソード領域5へ流れようとする変位電流が発
生する。そして、この変位電流によって起こるpゲート
領域3内での電圧降下のため、pゲート領域3とn+ 補
助カソード領域5との間に電位差が生じる。この電位差
が大きくなると、n+ 補助カソード領域5にキャリアが
注入され、上記寄生サイリスタが誤点弧してサイリスタ
が再びオン状態となってしまう。
【0009】このように、上記構成の従来の自己消弧型
のサイリスタにおいては、ターンオフ時にpゲート領域
3内に残留する蓄積キャリアのために、ターンオフ時間
を十分に短くすることができず、また、誤点弧が発生す
る恐れがあった。
のサイリスタにおいては、ターンオフ時にpゲート領域
3内に残留する蓄積キャリアのために、ターンオフ時間
を十分に短くすることができず、また、誤点弧が発生す
る恐れがあった。
【0010】本発明は上記問題を解決するものであり、
スイッチング速度を高速化し、かつ誤点弧を起こらない
ようにした半導体装置を実現することを目的とする。
スイッチング速度を高速化し、かつ誤点弧を起こらない
ようにした半導体装置を実現することを目的とする。
【0011】
【課題を解決するための手段】本発明の請求項1に記載
の半導体装置は、第1導電型の第1の半導体領域の表面
部に第2導電型の第2の半導体領域を形成し、その第2
の半導体領域の表面部に第1導電型の第3および第4の
半導体領域を互いに所定間隔を隔ててそれぞれ形成す
る。そして、その第3の半導体領域の表面部に第2導電
型の第5の半導体領域を形成する。また、上記第4の半
導体領域と上記第5の半導体領域との間の上記第2の半
導体領域および上記第3の半導体領域の表面とその近傍
に絶縁膜を形成し、その絶縁膜上に第1の電極を形成す
る。さらに、上記第4の半導体領域と上記第5の半導体
領域とを電気的に接続する。
の半導体装置は、第1導電型の第1の半導体領域の表面
部に第2導電型の第2の半導体領域を形成し、その第2
の半導体領域の表面部に第1導電型の第3および第4の
半導体領域を互いに所定間隔を隔ててそれぞれ形成す
る。そして、その第3の半導体領域の表面部に第2導電
型の第5の半導体領域を形成する。また、上記第4の半
導体領域と上記第5の半導体領域との間の上記第2の半
導体領域および上記第3の半導体領域の表面とその近傍
に絶縁膜を形成し、その絶縁膜上に第1の電極を形成す
る。さらに、上記第4の半導体領域と上記第5の半導体
領域とを電気的に接続する。
【0012】本発明の請求項2に記載の半導体装置は、
請求項1の半導体装置を前提とし、上記第4の半導体領
域の下部領域に、上記第2の半導体領域よりも高い不純
物濃度で第2導電型の第6の半導体領域を形成する。
請求項1の半導体装置を前提とし、上記第4の半導体領
域の下部領域に、上記第2の半導体領域よりも高い不純
物濃度で第2導電型の第6の半導体領域を形成する。
【0013】本発明の請求項3に記載の半導体装置は、
請求項1の半導体装置を前提とし、上記第4の半導体領
域と上記第1の半導体領域との間の上記第2の半導体領
域の表面およびその近傍に絶縁膜を形成し、その絶縁膜
上に第2の電極を形成する。
請求項1の半導体装置を前提とし、上記第4の半導体領
域と上記第1の半導体領域との間の上記第2の半導体領
域の表面およびその近傍に絶縁膜を形成し、その絶縁膜
上に第2の電極を形成する。
【0014】本発明の請求項4に記載の半導体装置は、
請求項3の半導体装置を前提とし、上記第1の電極と上
記第2の電極とを電気的に接続する。本発明の請求項5
に記載の半導体装置は、第1導電型の第1の半導体領域
の表面部に第2導電型の第2および第3の半導体領域を
互いに所定間隔を隔てて形成し、その第2および第3の
半導体領域内の各表面部にそれぞれ第1導電型の第4お
よび第5の半導体領域を形成する。そして、その第4の
半導体領域内の表面部に第2導電型の第6の半導体領域
を形成し、さらに上記第5の半導体領域の下部に上記第
3の半導体領域よりも高い不純物濃度で第2導電型の第
7の半導体領域を形成する。また、上記第6の半導体領
域の表面から上記第5の半導体領域の表面にかけて上記
第4、第2、第1、第3の半導体領域を跨ぐようにして
絶縁膜を形成し、その絶縁膜上にゲート電極を形成す
る。さらに、上記第5の半導体領域と上記第1の半導体
領域との間の上記第3の半導体領域の表面およびその近
傍に絶縁膜を形成してその絶縁膜上にも上記ゲート電極
を形成する。また、上記第5の半導体領域と上記第6の
半導体領域とを電気的に接続する。
請求項3の半導体装置を前提とし、上記第1の電極と上
記第2の電極とを電気的に接続する。本発明の請求項5
に記載の半導体装置は、第1導電型の第1の半導体領域
の表面部に第2導電型の第2および第3の半導体領域を
互いに所定間隔を隔てて形成し、その第2および第3の
半導体領域内の各表面部にそれぞれ第1導電型の第4お
よび第5の半導体領域を形成する。そして、その第4の
半導体領域内の表面部に第2導電型の第6の半導体領域
を形成し、さらに上記第5の半導体領域の下部に上記第
3の半導体領域よりも高い不純物濃度で第2導電型の第
7の半導体領域を形成する。また、上記第6の半導体領
域の表面から上記第5の半導体領域の表面にかけて上記
第4、第2、第1、第3の半導体領域を跨ぐようにして
絶縁膜を形成し、その絶縁膜上にゲート電極を形成す
る。さらに、上記第5の半導体領域と上記第1の半導体
領域との間の上記第3の半導体領域の表面およびその近
傍に絶縁膜を形成してその絶縁膜上にも上記ゲート電極
を形成する。また、上記第5の半導体領域と上記第6の
半導体領域とを電気的に接続する。
【0015】本発明の請求項6に記載の半導体装置は、
同一半導体基板上に、少なくともカソード領域が分離さ
れた第1および第2のサイリスタとを有し、上記分離さ
れている2つのカソード領域間を第1のゲート型トラン
ジスタを用いて導通状態とすることによって、上記第1
および第2のサイリスタのアノード領域と上記第2のサ
イリスタのカソード領域との間で主電流を流す構成を前
提とする。そして、上記第1のサイリスタのカソード領
域内の表面部にそのカソード領域と反対の導電型の半導
体領域を形成し、該半導体領域および上記第1のサイリ
スタのカソード領域を取り囲むゲート領域をソース領域
およびドレイン領域とする第2のゲート型トランジスタ
を設け、さらに、上記第1のサイリスタのカソード領域
内に形成した上記半導体領域と上記第2のサイリスタの
カソード領域とを電気的に接続する。そして、ターンオ
フ時に、上記第2のゲート型トランジスタを導通状態と
する。
同一半導体基板上に、少なくともカソード領域が分離さ
れた第1および第2のサイリスタとを有し、上記分離さ
れている2つのカソード領域間を第1のゲート型トラン
ジスタを用いて導通状態とすることによって、上記第1
および第2のサイリスタのアノード領域と上記第2のサ
イリスタのカソード領域との間で主電流を流す構成を前
提とする。そして、上記第1のサイリスタのカソード領
域内の表面部にそのカソード領域と反対の導電型の半導
体領域を形成し、該半導体領域および上記第1のサイリ
スタのカソード領域を取り囲むゲート領域をソース領域
およびドレイン領域とする第2のゲート型トランジスタ
を設け、さらに、上記第1のサイリスタのカソード領域
内に形成した上記半導体領域と上記第2のサイリスタの
カソード領域とを電気的に接続する。そして、ターンオ
フ時に、上記第2のゲート型トランジスタを導通状態と
する。
【0016】
【作用】上記半導体装置をターンオフさせる時は、第1
の電極に所定の電圧を印加し、第2の半導体領域と第5
の半導体領域との間の第3の半導体領域の表面近傍領域
の導電型を反転させて、第2導電型のチャネルを形成す
る。このことによって、第2の半導体領域と第5の半導
体領域との間ではそのチャネルを介して、キャリアの移
動が可能になる。このように、ゲート型のトランジスタ
を用いてキャリアを通過させるためのチャネルを形成す
る。
の電極に所定の電圧を印加し、第2の半導体領域と第5
の半導体領域との間の第3の半導体領域の表面近傍領域
の導電型を反転させて、第2導電型のチャネルを形成す
る。このことによって、第2の半導体領域と第5の半導
体領域との間ではそのチャネルを介して、キャリアの移
動が可能になる。このように、ゲート型のトランジスタ
を用いてキャリアを通過させるためのチャネルを形成す
る。
【0017】ところが、上記第5の半導体領域は、第4
の半導体領域(カソード領域)と電気的に接続されてい
るので、上記第2の半導体領域内のキャリアは、上記チ
ャネルおよび上記第5の半導体領域を介してカソードへ
引き抜かれる。したがって、この半導体装置をサイリス
タとした場合、ターンオフ時に上記第2の半導体領域
(ゲート領域)内の蓄積キャリアは短時間で消滅する。
の半導体領域(カソード領域)と電気的に接続されてい
るので、上記第2の半導体領域内のキャリアは、上記チ
ャネルおよび上記第5の半導体領域を介してカソードへ
引き抜かれる。したがって、この半導体装置をサイリス
タとした場合、ターンオフ時に上記第2の半導体領域
(ゲート領域)内の蓄積キャリアは短時間で消滅する。
【0018】
【実施例】以下、本発明の実施例を図面を参照しながら
説明する。図1は、本発明の一実施例のサイリスタの断
面図である。図1において、従来のサイリスタの構造を
示す図4で付した符号と同一の符号は、同じ領域または
部分を示す。
説明する。図1は、本発明の一実施例のサイリスタの断
面図である。図1において、従来のサイリスタの構造を
示す図4で付した符号と同一の符号は、同じ領域または
部分を示す。
【0019】同図において、p+ アノード領域1の上面
には、n- ベース領域2(請求項1の第1の半導体領域
に対応する)が形成されている。n- ベース領域2の表
面部には、pゲート領域3(請求項1の第2の半導体領
域に対応する)が形成されている。pゲート領域3内の
表面部には、n+ メインカソード領域4(請求項1の第
3の半導体領域に対応する)およびn+ 補助カソード領
域5(請求項1の第4の半導体領域に対応する)が互い
に所定間隔を隔てながらそれぞれ選択的に形成されてい
る。そして、n+ メインカソード領域4内の表面部に
は、p+ ショート領域21が選択的に形成されている。
また、n+ 補助カソード領域5の下部にはp+ バイパス
領域6(請求項2の第6の半導体領域に対応する)が形
成されている。
には、n- ベース領域2(請求項1の第1の半導体領域
に対応する)が形成されている。n- ベース領域2の表
面部には、pゲート領域3(請求項1の第2の半導体領
域に対応する)が形成されている。pゲート領域3内の
表面部には、n+ メインカソード領域4(請求項1の第
3の半導体領域に対応する)およびn+ 補助カソード領
域5(請求項1の第4の半導体領域に対応する)が互い
に所定間隔を隔てながらそれぞれ選択的に形成されてい
る。そして、n+ メインカソード領域4内の表面部に
は、p+ ショート領域21が選択的に形成されている。
また、n+ 補助カソード領域5の下部にはp+ バイパス
領域6(請求項2の第6の半導体領域に対応する)が形
成されている。
【0020】p+ ショート領域21(請求項1の第5の
半導体領域に対応する)は、n+ メインカソード領域4
の表面の所定位置に、酸化膜などで形成したマスクを用
いてp型不純物を導入し、その不純物を拡散させること
によって形成する。また、p + バイパス領域6は、n+
補助カソード領域5を形成する前の工程で、pゲート領
域3の表面からp型不純物を深くドライブインさせて形
成する。p+ バイパス領域6の不純物濃度はpゲート領
域3に比べて高く、たとえば、pゲート領域3の不純物
濃度を2×1017cm-3程度で形成し、p+ バイパス領
域6の不純物濃度を5×1018cm-3程度で形成する。
半導体領域に対応する)は、n+ メインカソード領域4
の表面の所定位置に、酸化膜などで形成したマスクを用
いてp型不純物を導入し、その不純物を拡散させること
によって形成する。また、p + バイパス領域6は、n+
補助カソード領域5を形成する前の工程で、pゲート領
域3の表面からp型不純物を深くドライブインさせて形
成する。p+ バイパス領域6の不純物濃度はpゲート領
域3に比べて高く、たとえば、pゲート領域3の不純物
濃度を2×1017cm-3程度で形成し、p+ バイパス領
域6の不純物濃度を5×1018cm-3程度で形成する。
【0021】上記各領域が形成されている表面におい
て、n+ 補助カソード領域5とn- ベース領域2との間
のpゲート領域3の表面およびその近傍にゲート酸化膜
7(請求項1の絶縁膜に対応する)が形成されており、
この上面にゲート電極8A(請求項3の第2の電極に対
応する)が形成されている。また、p+ ショート領域2
1の表面から、n+ メインカソード領域4およびpゲー
ト領域3を跨ぐようにしてn+ 補助カソード領域5の表
面までゲート酸化膜7が形成されており、その上面にゲ
ート電極8B(請求項1の第1の電極に対応する)が形
成されている。
て、n+ 補助カソード領域5とn- ベース領域2との間
のpゲート領域3の表面およびその近傍にゲート酸化膜
7(請求項1の絶縁膜に対応する)が形成されており、
この上面にゲート電極8A(請求項3の第2の電極に対
応する)が形成されている。また、p+ ショート領域2
1の表面から、n+ メインカソード領域4およびpゲー
ト領域3を跨ぐようにしてn+ 補助カソード領域5の表
面までゲート酸化膜7が形成されており、その上面にゲ
ート電極8B(請求項1の第1の電極に対応する)が形
成されている。
【0022】ゲート酸化膜7の形成方法は特に限定され
るものではないが、たとえば熱酸化によって比較的薄い
膜厚で形成する。また、ゲート電極8Aおよび8Bは、
たとえばCVD法によってポリシリコンで形成する。ゲ
ート電極8A、8Bは、図4に示すゲート電極8に対応
しており、図1の紙面の断面から垂直方向にずれた所定
の位置で互いに接続する1つの電極であるが、ここでは
便宜上このような符号を用いて区別して説明する。
るものではないが、たとえば熱酸化によって比較的薄い
膜厚で形成する。また、ゲート電極8Aおよび8Bは、
たとえばCVD法によってポリシリコンで形成する。ゲ
ート電極8A、8Bは、図4に示すゲート電極8に対応
しており、図1の紙面の断面から垂直方向にずれた所定
の位置で互いに接続する1つの電極であるが、ここでは
便宜上このような符号を用いて区別して説明する。
【0023】上記半導体領域の他の領域の表面およびゲ
ート電極8A,8Bの上部には、酸化シリコンなどから
成る層間絶縁膜9が形成されている。また、n+ 補助カ
ソード領域5およびp+ ショート領域21の表面に接続
して、アルミニウムなどから成るカソード電極10が形
成されている。さらに、p+ アノード領域1の下面には
アルミニウムなどから成るアノード電極11が一様に形
成されている。
ート電極8A,8Bの上部には、酸化シリコンなどから
成る層間絶縁膜9が形成されている。また、n+ 補助カ
ソード領域5およびp+ ショート領域21の表面に接続
して、アルミニウムなどから成るカソード電極10が形
成されている。さらに、p+ アノード領域1の下面には
アルミニウムなどから成るアノード電極11が一様に形
成されている。
【0024】このように、この実施例のサイリスタは、
p+ アノード領域1、n- ベース領域2、pゲート領域
3およびn+ メインカソード領域4から構成されるメイ
ンサイリスタと、p+ アノード領域1、n- ベース領域
2、p+ バイパス領域6およびn+ 補助カソード領域5
から構成される寄生サイリスタとを有している。
p+ アノード領域1、n- ベース領域2、pゲート領域
3およびn+ メインカソード領域4から構成されるメイ
ンサイリスタと、p+ アノード領域1、n- ベース領域
2、p+ バイパス領域6およびn+ 補助カソード領域5
から構成される寄生サイリスタとを有している。
【0025】次に、上記構成のサイリスタの動作を説明
する。ターンオン動作は、ゲート電極8A,8Bに所定
値以上の正の電圧を印加することによって、図4を参照
しながら説明した従来のサイリスタと同様の作用でオン
状態になる。すなわち、ゲート電極8Aの下部のpゲー
ト領域3の表面近傍領域にnチャネルを形成し、n+補
助カソード領域5およびn- ベース領域2をそれぞれソ
ース領域およびドレイン領域とするnチャネル型MOS
トランジスタ(以下、キャリア注入用nMOSという)
をオン状態にして、n+ 補助カソード領域5からn- ベ
ース領域2へ電子を注入する。また、ゲート電極8Bの
下部のpゲート領域3の表面近傍領域にnチャネルを形
成し、n+ メインカソード領域4およびn+ 補助カソー
ド領域5をそれぞれソース領域およびドレイン領域とす
るnチャネル型MOSトランジスタ(以下、主電流用n
MOSという)をオン状態にして、n+ メインカソード
領域4とn+ 補助カソード領域5との間でのキャリアの
移動を可能にする。
する。ターンオン動作は、ゲート電極8A,8Bに所定
値以上の正の電圧を印加することによって、図4を参照
しながら説明した従来のサイリスタと同様の作用でオン
状態になる。すなわち、ゲート電極8Aの下部のpゲー
ト領域3の表面近傍領域にnチャネルを形成し、n+補
助カソード領域5およびn- ベース領域2をそれぞれソ
ース領域およびドレイン領域とするnチャネル型MOS
トランジスタ(以下、キャリア注入用nMOSという)
をオン状態にして、n+ 補助カソード領域5からn- ベ
ース領域2へ電子を注入する。また、ゲート電極8Bの
下部のpゲート領域3の表面近傍領域にnチャネルを形
成し、n+ メインカソード領域4およびn+ 補助カソー
ド領域5をそれぞれソース領域およびドレイン領域とす
るnチャネル型MOSトランジスタ(以下、主電流用n
MOSという)をオン状態にして、n+ メインカソード
領域4とn+ 補助カソード領域5との間でのキャリアの
移動を可能にする。
【0026】この結果、メインサイリスタでは、p+ ア
ノード領域1から供給されたキャリアはn+ メインカソ
ード領域4に到達するが、n+ メインカソード領域4は
フローティング状態(外部電極に接続していない)なの
で、そのキャリアは上記主電流用nMOSを介してn+
補助カソード領域5からカソードへ到達する。一方、寄
生サイリスタでは、p+ アノード領域1から供給された
キャリアはn+ 補助カソード領域5を経てカソードへ到
達するが、p+ バイパス領域6の不純物濃度が高くその
電流増幅率が低いため、寄生サイリスタ自身がラッチア
ップしない状態で電流が流れる。なお、このサイリスタ
をオン状態に保つために、ゲート電極8A,8Bには正
の電圧を印加し続ける。
ノード領域1から供給されたキャリアはn+ メインカソ
ード領域4に到達するが、n+ メインカソード領域4は
フローティング状態(外部電極に接続していない)なの
で、そのキャリアは上記主電流用nMOSを介してn+
補助カソード領域5からカソードへ到達する。一方、寄
生サイリスタでは、p+ アノード領域1から供給された
キャリアはn+ 補助カソード領域5を経てカソードへ到
達するが、p+ バイパス領域6の不純物濃度が高くその
電流増幅率が低いため、寄生サイリスタ自身がラッチア
ップしない状態で電流が流れる。なお、このサイリスタ
をオン状態に保つために、ゲート電極8A,8Bには正
の電圧を印加し続ける。
【0027】一方、ターンオフ時は、ゲート電極8A,
8Bに所定の値よりも大きな負の電圧を印加する。この
ことにより、上記キャリア注入用nMOSがオフ状態と
なり、n+ 補助カソード領域5からn- ベース領域2へ
の電子の注入が停止される。また、上記主電流用nMO
Sがオフ状態となるので、n+ メインカソード領域4と
n+ 補助カソード領域5との間でのキャリアの移動が禁
止され、メインサイリスタを介して流れる主電流がカソ
ード電極10に到達しなくなる。
8Bに所定の値よりも大きな負の電圧を印加する。この
ことにより、上記キャリア注入用nMOSがオフ状態と
なり、n+ 補助カソード領域5からn- ベース領域2へ
の電子の注入が停止される。また、上記主電流用nMO
Sがオフ状態となるので、n+ メインカソード領域4と
n+ 補助カソード領域5との間でのキャリアの移動が禁
止され、メインサイリスタを介して流れる主電流がカソ
ード電極10に到達しなくなる。
【0028】この実施例のサイリスタでは、このような
従来技術と同様のターンオフ動作に係わる作用に加え
て、pゲート領域3またはn- ベース領域2内の蓄積キ
ャリアをカソード側に引き抜くことによってタ−ンオフ
時間を短くする。
従来技術と同様のターンオフ動作に係わる作用に加え
て、pゲート領域3またはn- ベース領域2内の蓄積キ
ャリアをカソード側に引き抜くことによってタ−ンオフ
時間を短くする。
【0029】すなわち、上述のようにしてゲート電極8
Bに負の電圧を印加すると、ゲート電極8Bの下部に位
置するn+ メインカソード領域4の表面領域の導電型が
n型からp型に反転してpチャネルが形成され、pゲー
ト領域3およびp+ ショート領域21をそれぞれソース
領域およびドレイン領域とするpチャネル型MOSトラ
ンジスタ(以下、pMOSという)がオン状態になる。
ここで、p+ ショート領域21はカソード電極10に接
続されているので、pゲート領域3またはn-ベース領
域2内の蓄積キャリアは、図1に示すように、このpM
OSを介してカソードに引き抜かれる。
Bに負の電圧を印加すると、ゲート電極8Bの下部に位
置するn+ メインカソード領域4の表面領域の導電型が
n型からp型に反転してpチャネルが形成され、pゲー
ト領域3およびp+ ショート領域21をそれぞれソース
領域およびドレイン領域とするpチャネル型MOSトラ
ンジスタ(以下、pMOSという)がオン状態になる。
ここで、p+ ショート領域21はカソード電極10に接
続されているので、pゲート領域3またはn-ベース領
域2内の蓄積キャリアは、図1に示すように、このpM
OSを介してカソードに引き抜かれる。
【0030】上述のように、この実施例のサイリスタで
は、図4に示した従来のサイリスタと同じように、上記
キャリア注入用nMOSおよび主電流用nMOSをオフ
状態とすることに加えて、新たに設けたpMOSを介し
て蓄積キャリアの引抜きを行うので、pゲート領域3ま
たはn- ベース領域2内の蓄積キャリアを短時間で消滅
させることができ、ターンオフ時間が短くなる。このた
め、高速スイッチング動作のサイリスタが実現される。
は、図4に示した従来のサイリスタと同じように、上記
キャリア注入用nMOSおよび主電流用nMOSをオフ
状態とすることに加えて、新たに設けたpMOSを介し
て蓄積キャリアの引抜きを行うので、pゲート領域3ま
たはn- ベース領域2内の蓄積キャリアを短時間で消滅
させることができ、ターンオフ時間が短くなる。このた
め、高速スイッチング動作のサイリスタが実現される。
【0031】また、上記蓄積キャリアを短時間で消滅さ
せるので、ターンオフ時のアノード電圧上昇に対しても
サイリスタの誤点弧が発生することはなく、確実なター
ンオフ動作を実現できる。すなわち、サイリスタの可制
御電流が大きくなる。このため、素子サイズを殆どかえ
ることなくサイリスタの大電流化およびその制御を実現
できる。さらに、ターンオフ時に引き抜いた上記蓄積キ
ャリアはカソード端子へ到達するので、アノード・カソ
ード間を流れる電流に損失が発生せず、電力損を増加さ
せることなくサイリスタの高速化を実現できる。
せるので、ターンオフ時のアノード電圧上昇に対しても
サイリスタの誤点弧が発生することはなく、確実なター
ンオフ動作を実現できる。すなわち、サイリスタの可制
御電流が大きくなる。このため、素子サイズを殆どかえ
ることなくサイリスタの大電流化およびその制御を実現
できる。さらに、ターンオフ時に引き抜いた上記蓄積キ
ャリアはカソード端子へ到達するので、アノード・カソ
ード間を流れる電流に損失が発生せず、電力損を増加さ
せることなくサイリスタの高速化を実現できる。
【0032】なお、上記実施例では、ゲート電極8A,
8Bが互いに電気的に接続された構成であるが、それら
を分離して設けて独立に制御してもよい。この場合、タ
ーンオン時にはゲート電極8A,8Bに正の電圧を印加
するが、ターンオフ時には、ゲート電極8Bにのみ負の
電圧を印加すればよく、ゲート電極8Aには電圧印加を
行う必要がない。
8Bが互いに電気的に接続された構成であるが、それら
を分離して設けて独立に制御してもよい。この場合、タ
ーンオン時にはゲート電極8A,8Bに正の電圧を印加
するが、ターンオフ時には、ゲート電極8Bにのみ負の
電圧を印加すればよく、ゲート電極8Aには電圧印加を
行う必要がない。
【0033】また、上記実施例のサイリスタは、各半導
体領域の導電型を反転させて形成した構成とすることも
可能であり、その場合の断面構造を図2に示す。同図に
示すサイリスタのターンオン動作およびターンオフ動作
は、基本的には図1を用いて説明した動作と同じであ
る。ただし、図2に示すサイリスタにおいては、ターン
オン時にゲート電極8A,8Bに負の電圧を印加し、タ
ーンオフ時に正の電圧を印加する制御を行う。
体領域の導電型を反転させて形成した構成とすることも
可能であり、その場合の断面構造を図2に示す。同図に
示すサイリスタのターンオン動作およびターンオフ動作
は、基本的には図1を用いて説明した動作と同じであ
る。ただし、図2に示すサイリスタにおいては、ターン
オン時にゲート電極8A,8Bに負の電圧を印加し、タ
ーンオフ時に正の電圧を印加する制御を行う。
【0034】次に、本発明を適用したサイリスタの他の
実施例の断面構造を図3に示す。図3において、図1で
付した符号と同一の符号は、同じ領域または部分を示
す。図3に示すサイリスタでは、図1に示すpゲート領
域3がpゲート領域3Aと3Bとに分離されて形成され
ている。そして、pゲート領域3A内の表面部にn+ 補
助カソード領域5が形成され、pゲート領域3B内の表
面部にn+ メインカソード領域4が形成される。このサ
イリスタのターンオン・ターンオフ動作は、図1に示し
たサイリスタを同じである。また、このサイリスタで
は、メインサイリスタのカソード領域と寄生サイリスタ
のカソード領域とを分離しているだけでなく、それら各
カソード領域を取り囲むゲート領域も互いにn- ベース
領域2によって分離されているので、図1のサイリスタ
よりもさらに寄生サイリスタがラッチアップ状態となる
可能性が低い。
実施例の断面構造を図3に示す。図3において、図1で
付した符号と同一の符号は、同じ領域または部分を示
す。図3に示すサイリスタでは、図1に示すpゲート領
域3がpゲート領域3Aと3Bとに分離されて形成され
ている。そして、pゲート領域3A内の表面部にn+ 補
助カソード領域5が形成され、pゲート領域3B内の表
面部にn+ メインカソード領域4が形成される。このサ
イリスタのターンオン・ターンオフ動作は、図1に示し
たサイリスタを同じである。また、このサイリスタで
は、メインサイリスタのカソード領域と寄生サイリスタ
のカソード領域とを分離しているだけでなく、それら各
カソード領域を取り囲むゲート領域も互いにn- ベース
領域2によって分離されているので、図1のサイリスタ
よりもさらに寄生サイリスタがラッチアップ状態となる
可能性が低い。
【0035】このように、本発明の半導体装置は、同一
半導体基板上において、カソード領域が分離、またはカ
ソード領域とゲート領域がそれぞれ分離された第1およ
び第2のサイリスタとを有し、上記分離されている2つ
のカソード領域間を第1のゲート型トランジスタ(図1
の例では、主電流用nMOS)を用いて導通状態とする
ことによって、上記第1および第2のサイリスタのアノ
ード領域と上記第2のサイリスタのカソード領域との間
で主電流を流す構成に適用可能である。
半導体基板上において、カソード領域が分離、またはカ
ソード領域とゲート領域がそれぞれ分離された第1およ
び第2のサイリスタとを有し、上記分離されている2つ
のカソード領域間を第1のゲート型トランジスタ(図1
の例では、主電流用nMOS)を用いて導通状態とする
ことによって、上記第1および第2のサイリスタのアノ
ード領域と上記第2のサイリスタのカソード領域との間
で主電流を流す構成に適用可能である。
【0036】そして、上記第1のサイリスタのカソード
領域内の表面部にそのカソード領域と反対の導電型の半
導体領域を形成し、該半導体領域および上記第1のサイ
リスタのカソード領域を取り囲むゲート領域をソース領
域およびドレイン領域とする第2のゲート型トランジス
タ(図1の例では、pMOS)を設け、さらに、上記第
1のサイリスタのカソード領域内に形成した上記半導体
領域と上記第2のサイリスタのカソード領域とを電気的
に接続する。そして、ターンオフ時に、上記第2のゲー
ト型トランジスタを導通状態として、ゲート領域または
ベース領域の蓄積キャリアをカソード端子へ引き抜く。
領域内の表面部にそのカソード領域と反対の導電型の半
導体領域を形成し、該半導体領域および上記第1のサイ
リスタのカソード領域を取り囲むゲート領域をソース領
域およびドレイン領域とする第2のゲート型トランジス
タ(図1の例では、pMOS)を設け、さらに、上記第
1のサイリスタのカソード領域内に形成した上記半導体
領域と上記第2のサイリスタのカソード領域とを電気的
に接続する。そして、ターンオフ時に、上記第2のゲー
ト型トランジスタを導通状態として、ゲート領域または
ベース領域の蓄積キャリアをカソード端子へ引き抜く。
【0037】
【発明の効果】半導体領域中に残っている蓄積キャリア
をターンオフ時に引き抜くためのゲート型トランジスタ
を設けたので、ターンオフ時に蓄積キャリアを短時間で
消滅させることができ、ターンオフ時間が短くなること
によって高速スイッチング動作が実現できる。また、タ
ーンオフ時に蓄積キャリアが短時間で消滅するので、ア
ノード電圧上昇等を原因とする誤点弧が発生しなくな
り、確実なターンオフ動作を実現できる。
をターンオフ時に引き抜くためのゲート型トランジスタ
を設けたので、ターンオフ時に蓄積キャリアを短時間で
消滅させることができ、ターンオフ時間が短くなること
によって高速スイッチング動作が実現できる。また、タ
ーンオフ時に蓄積キャリアが短時間で消滅するので、ア
ノード電圧上昇等を原因とする誤点弧が発生しなくな
り、確実なターンオフ動作を実現できる。
【図1】本発明の半導体装置の一実施例であるサイリス
タの断面図である。
タの断面図である。
【図2】図1に示すサイリスタの各半導体領域の導電型
を反転させて形成したサイリスタの断面図である。
を反転させて形成したサイリスタの断面図である。
【図3】本発明の他の実施例のサイリスタの断面図であ
る。
る。
【図4】従来の自己消弧型サイリスタの一例を示す断面
図である。
図である。
1 p+ アノード領域 2 n- ベース領域 3 pゲート領域 4 n+ メインカソード領域 5 n+ 補助カソード領域 6 p+ バイパス領域 7 ゲート酸化膜 8A ゲート電極 8B ゲート電極 9 層間絶縁膜 10 カソード電極 11 アノード電極 21 p+ ショート領域
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/336 H01L 29/78 321 Z (72)発明者 三浦 澄貴 愛知県刈谷市豊田町2丁目1番地 株式会 社豊田自動織機製作所内 (72)発明者 吉田 稔彦 愛知県刈谷市豊田町2丁目1番地 株式会 社豊田自動織機製作所内 (72)発明者 只野 博 愛知県愛知郡長久手町大字長湫字横道41番 地の1株式会社豊田中央研究所内 (72)発明者 石子 雅康 愛知県愛知郡長久手町大字長湫字横道41番 地の1株式会社豊田中央研究所内
Claims (6)
- 【請求項1】 第1導電型の第1の半導体領域の表面部
に第2導電型の第2の半導体領域を形成し、該第2の半
導体領域の表面部に第1導電型の第3および第4の半導
体領域を互いに所定間隔を隔ててそれぞれ形成し、該第
3の半導体領域の表面部に第2導電型の第5の半導体領
域を形成し、上記第4の半導体領域と上記第5の半導体
領域との間の上記第2の半導体領域および上記第3の半
導体領域の表面およびその近傍に絶縁膜を形成し、該絶
縁膜上に第1の電極を形成し、上記第4の半導体領域と
上記第5の半導体領域とを電気的に接続したことを特徴
とする半導体装置。 - 【請求項2】 上記第4の半導体領域の下部領域に、上
記第2の半導体領域よりも高い不純物濃度で第2導電型
の第6の半導体領域を形成したことを特徴とする請求項
1記載の半導体装置。 - 【請求項3】 上記第4の半導体領域と上記第1の半導
体領域との間の上記第2の半導体領域の表面およびその
近傍に絶縁膜を形成し、その絶縁膜上に第2の電極を形
成したことを特徴とする請求項1記載の半導体装置。 - 【請求項4】 上記第1の電極と上記第2の電極とを電
気的に接続したことを特徴とする請求項3記載の半導体
装置。 - 【請求項5】 第1導電型の第1の半導体領域の表面部
に第2導電型の第2および第3の半導体領域を互いに所
定間隔を隔てて形成し、該第2および第3の半導体領域
内の各表面部にそれぞれ第1導電型の第4および第5の
半導体領域を形成し、該第4の半導体領域内の表面部に
第2導電型の第6の半導体領域を形成し、上記第5の半
導体領域の下部に上記第3の半導体領域よりも高い不純
物濃度で第2導電型の第7の半導体領域を形成し、上記
第6の半導体領域の表面から上記第5の半導体領域の表
面にかけて上記第4、第2、第1、第3の半導体領域を
跨ぐようにして絶縁膜を形成してその絶縁膜上にゲート
電極を形成し、上記第5の半導体領域と上記第1の半導
体領域との間の上記第3の半導体領域の表面およびその
近傍に絶縁膜を形成してその絶縁膜上にも上記ゲート電
極を形成し、さらに上記第5の半導体領域と上記第6の
半導体領域とを電気的に接続したことを特徴とする半導
体装置。 - 【請求項6】 同一半導体基板上に、少なくともカソー
ド領域が分離された第1および第2のサイリスタとを有
し、上記分離されている2つのカソード領域間を第1の
ゲート型トランジスタを用いて導通状態とすることによ
って上記第1および第2のサイリスタのアノード領域と
上記第2のサイリスタのカソード領域との間で主電流を
流す半導体装置において、 上記第1のサイリスタのカソード領域内の表面部にその
カソード領域と反対の導電型の半導体領域を形成し、該
半導体領域および上記第1のサイリスタのカソード領域
を取り囲むゲート領域をソース領域およびドレイン領域
とする第2のゲート型トランジスタを設け、さらに上記
第1のサイリスタのカソード領域内に形成した上記半導
体領域と上記第2のサイリスタのカソード領域とを電気
的に接続し、ターンオフ時に上記第2のゲート型トラン
ジスタを導通状態とすることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3220494A JPH07240511A (ja) | 1994-03-02 | 1994-03-02 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3220494A JPH07240511A (ja) | 1994-03-02 | 1994-03-02 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07240511A true JPH07240511A (ja) | 1995-09-12 |
Family
ID=12352381
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3220494A Withdrawn JPH07240511A (ja) | 1994-03-02 | 1994-03-02 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07240511A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08250707A (ja) * | 1994-11-25 | 1996-09-27 | Fuji Electric Co Ltd | 半導体装置及びその製造方法 |
-
1994
- 1994-03-02 JP JP3220494A patent/JPH07240511A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08250707A (ja) * | 1994-11-25 | 1996-09-27 | Fuji Electric Co Ltd | 半導体装置及びその製造方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010508 |