JPH02135781A - 絶縁ゲート形縦形半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 この発明は、絶縁ゲート形縦形半導体装置に関する。

〔従来技術〕

従来のこの種のデバイスとしては、例えば第１０図（ａ
）、（ｂ）に示すようなものがある（例えば特公昭６２
−２１２７６号公報に記載）。

これは静電誘導サイリスタと呼ばれる縦形半導体装置の
例であり、第１Ｏ図（ａ）に示すごとく。

Ｐ領域１５とゲートＭ縁膜１６とに挾まれた狭いｎ領域
をチャネル１７とし、ここの電位をゲート電極１４でコ
ントロールすることにより、ｐ＋アノード領域１１とｎ
＋カソード領域１３との間の開閉を行なうことができる
。

ｐ領域１５は、別の断面である第１０図（ｂ）に示すご
とく、カソード電極１３′　に接続されており。

ｎ−領域１２とは逆バイアスで分離されている。

このデバイスにおいては、ゲート電圧ＶａがＶｏ＜Ｏの
状態では、チャネル１７の電子に対するポテンシャルが
上昇しているため、ｎ＋カソード領域１３の電子はチャ
ネル１７を抜けることが出来ない。すなわちこの状態が
オフである。逆にＶｏ＞Ｏにバイアスすると、チャネル
のポテンシャルが下がり、ｎ１カソード領域１３からｎ
−領域１２へ電子が注入される。そしてアノード領域１
１からもホールが注入されるので、ｎ−領域１２はこれ
ら多量のホールと電子によって電導度変調で抵抗が下が
り。

結果としてカソードとアノード間の抵抗は非常に低くな
る。すなわちこの状態がオンである。

上述のデバイスは、その構造からも分かるように、半導
体基板の縦方向に電流を流せるので、スイッチングでき
る電流容量、電圧が大きく、電力用として優れている。

〔発明が解決しようとする課題〕

しかしながら、上記のごとき従来の縦形半導体装置にお
いては、チャネル１７の分離にｐｎ接合を使用している
ので、寄生バイポーラトランジスタが出来てしまい、そ
のため性能に制約が生じるという問題があった。

すなわち、前記の従来例では、第１０図（ｂ）に示すよ
うに、１１−１２−１．５−１３からなる寄生サイリス
タが形成される。そしてｐ領域１５はカソード電極１３
’　にシャントされるとは言うものの、ピンチ抵抗Ｒｎ
が存在するので、オン電流が大きくなってこのＲａを流
れるホール電流が大きくなると、この寄生サイリスタが
ターンオンされ、オフ状態にすることが不可能になる。

すなわち制御不能になってしまう、という問題があった
。

この発明は、上記のごとき従来技術の問題を解決するた
めになされたものであり、前記のごとき縦形半導体装置
の長所を活かし、かつ、寄生サイリスタがなくラッチア
ップすることのない絶縁ゲート形縦形半導体装置を提供
することを目的とする。

〔課題を解決するための手段〕

上記の目的を達成するため、本発明においては、第１導
電形の半導体基体と、該半導体基体の表面から所定深さ
の位置に形成され所定の開口部を有する埋込絶縁層と、
上記半導体基体の上記開口部にほぼ対向する部分の表面
上に金属電極を設けることによって形成されたショク１
−キー接合若しくは上記半導体基体の表面部分に第２導
電形層を設けることによって形成された接合と、上記埋
込絶＃Ｃ層で分離された上記半導体基体の表面部分に設
けられたチャネル領域の上に絶縁膜を介して設けられた
ゲートと、上記チャネル領域に電気接続するための第１
導電形の高濃度領域とを備え、上記半導体基体と上記金
属電極若しくは第２導電形層との間に出来る電位障壁を
上記ゲートに印加する電圧で制御することにより、ソー
スとなる上記第１導電形の高濃度領域とドレインとなる
上記半導体基体間でキャリヤの注入・遮断制御を行うよ
うに構成している。

すなわち、本発明においては、埋込絶縁層によってチャ
ネルをドレインから分離し、さらにｎ”ソース領域から
離間して設けたショットキー接合あるいはｐ　＋ｎ接合
からチャネルまで延びる空乏層（障壁）をチャネル上に
設けた絶縁ゲートで制御するように構成したものである
。

〔実施例〕

第１図（ａ）、（ｂ）は、それぞれ本発明の一実施例の
断面図である。

第１図において、半導体基体であるｎ領域１２の裏面に
はＰ＋領域１１を介してドレイン電極１１′　が設けら
れる。このＰ＋領域１１はスイッチング・スピードより
もオン抵抗を重視するとき、すなわち電導度変調を利用
するときに設けるが、オン抵抗よりもスイッチング・ス
ピードを重視するときは、Ｐ＋領域１１の代わりにｎ＋
領領域設けてもよい。

また、ｎ領域１２中には所定の開口部２９を有する埋込
絶縁層２０が所定の深さに埋め込まれ、チャネル領域２
７とｎ領域１２とを深さ方向で分離している。

また、チャネル領域２７の上には、ゲート絶縁膜２２と
ゲート電極２３とが形成されている。

また、第１図（ａ）においては、埋込絶、Ｑ層２０の開
口部２９に対向する部分には、ソース電極２４とｎ領域
１２とがショットキー接合２６を形成している。

なお、このショットキー接合２６は、第１図（ｂ）に示
すごとく、浅いＰ＋領域３δとｎ領域１２とで代用する
こともできる。すなわち、このように浅いＰ＋領域３０
を設けた場合には、それと周囲のｎ領域１２との間にｐ
　＋ｎ接合が出来る。

また、埋込絶縁層２０のほぼ中央部の上にはｎ＋ソース
領域２１が設けられ、ソース電極２４と接続されている
。

以上の構成において、埋込絶＃層２０はＳｉＯ□。

５ｉ３ｎ４、ＡＱ２０．等で形成すれば良く、後記第９
図に示すプロセスのようにイオン注入で形成することが
出来る。また、その厚さはドレイン電圧によってチャネ
ル電位が影響を受けないようにゲート絶縁膜２２に比べ
て十分厚くした方がよい、またゲート純縁膜２２もＳｉ
ｎ、、　Ｓｉ３　ｎ４．　Ａ　Ｑ、０３あるいはこれら
の複合膜で形成することが出来る。

また、チャネルの厚み悲は、ゲート電圧Ｖａによって効
果的に電位コントロール出来る厚さ、すなわち、この装
置のデバイ長ＬＤと同じ程度の値にすることが望ましい
。なお、デバイ長ＬＤはデバイ長ＬＤ＝　　　ε５ｌＥ
ｏ　Ｔ　ｑ　ｎで表される。ただし、上式において、ε
ｓ：ｓｉの比誘電率、ε。：真空の誘電率、ｋ：ボルツ
マン定数、Ｔ：温度、ｑ：電子の電荷、ｎｕｎ領域不純
物濃度である。

また埋込絶縁層２０からショットキー接合２６端までの
距離Ｗ　（Ｗは第６図に図示）は、ドレイン−ソース電
圧Ｖｏｓ”Ｏで、かつゲート電圧Ｖａ＝０のときに空乏
層がピンチ出来る長さより短くしておけば、ノーマリ−
オフ形デバイスを得ることが出来る。その条件は Ｗ≦　２εＳε０φＢ　ｑｎ である。ただし、上式において、φＢ＝ショットキーバ
リヤ障壁である。

また、埋込絶縁層２０とゲート電極２３とのオフセット
については、埋込絶縁層２０がゲート電極２３の内側に
入る場合は問題ないが、後記第７図に示すように埋込絶
縁層２０がゲート電極２３の外にはみ出す場合には、は
み出す長さΔＸがΔＸ≦ＬＤとなるように注意すべきで
ある。

次に、第２〜８図に基づいて第１図の装置の作用を説明
する。

第２図はオフ状態における空乏層を示す断面図、第３図
はオフ状態におけるバンド図（すなわち、チャネル２７
〜ドレインＤに至るＡ−Ａ’　部のポテンシャル図）、
第４図はオン状態の空乏層を示す断面図、第５図はオン
状態のバンド図（すなわちＢ−Ｂ’部におけるポテンシ
ャル図）、第６図および第７図はチャネル近傍の寸法制
限を説明するための主要部断面図、第８図はオン時のキ
ャリヤの流れを示す断面図を示している。

まず、第２．３図に示すごとく、Ｖｏ＞０１Ｖａ≦０で
は、ショットキー接合２６の周囲に広く空乏層２８が広
がり、チャネル２７は空乏層によって遮断されている。

したがって第３図に示すように、ソース電子ｅはこの空
乏層による障壁φＢのためにドレインＤ側へ流れ出すこ
とができない。すなわちこの状態がオフである。

次に、Ｖｏ＞Ｏ１正確には正の所定の閾値を超える電圧
をゲート２３に印加すると、ゲート直下のチャネルの空
乏層が開けられ、第５図に示すように障壁がΔφＢだけ
下がるので、ソースＳから空乏層２８を経て中性のｎ領
域１２へ電子θが注入される。またドレインＤ側のｐｎ
接合１１−１２間もｊ＠バイアスされ、Ｐ＋領域１１か
らｎ領域１２ヘホール■が注入されるので、中性領域で
あるｎ領域１２は電導度変調によって大幅に抵抗が下げ
られる。なお。

Ｐ＋領域１１の代わりにｎ＋領領域設けている場合には
電子ｅだけが流れるので抵抗の変調はない。

上記のように、ｎ領域１２に注入されたホールθは、ｎ
領域１２で電子θと再結合しなから空乏層２８を経てシ
ョットキー接合２６へ到達し、ソース電極２４へ抜ける
。すなわちこの状態がオンである。

丑記のごとき電流のパスをキャリヤの種類に応じて示し
たのが第８図である。

次ぎに、オン状態からオフ状態にするには、Ｖｏ≦Ｏと
すればよい。するとチャネル２７の電子に対するポテン
シャルが上昇して電子の注入が停止する。その後はｎ領
域１２中に残っているホールがシミツトキー接合２６に
流れ出るまで電流が流れる（ターンオフ期間）が、ホー
ルが完全に抜は出た後はオフ状態となる。

以上の説明から判るように、本発明においては、埋込絶
縁層２０をチャネル２７の分離に用いているので、従来
のように寄生ｐｎｐｎサイリスタができない。したがっ
て全くラッチアップフリーである。

さらにドレインＤに高電圧を加えても、ショットキー接
合２６からｎ領域１２中へ伸びた空乏層によってソース
領域２１やゲート酸化膜２２の電界は低く抑えられるた
め、高耐圧化が容易である。加えて縦形デバイスである
ことにより大電流を流すことが出来る。したがって電力
用として従来装置以上に優れていることは容易に理解さ
れよう。

次ぎに、本発明の装置の製造方法を説明する６第９図は
本発明の代表的な製造方法を示す。

第９図において、まず、（ａ）では、Ｐ十領域ｌｌ上に
ｎ領域１２をエピタキシャル成長させたウェハを用意す
る。なお、ｎの不純物濃度と厚さは必要とされる耐圧に
応じて選べば良い。

次ぎに（ｂ）では、ｎ領域１２の表面から所定の深さに
埋込ｗＡＭＮ２０を形成する。これは公知の５１Ｍ０Ｘ
技術によってＯ“イオンを打ち込むことにより、ＳｉＯ
，ｌを形成することが出来る。また選択的に形成するた
めにはイオンビームによるマスクレス注入が便利である
。

次ぎに（Ｃ）では、所定温度（例えば１２００℃以上の
温度）で７ニールし、表面層の結晶性を回復した後、ゲ
ート酸化膜２２を、例えば１０００人の厚さに成長させ
、その後にゲート電極２３を形成する。

このゲート電極２３はポリＳｉや高融点金属で形成する
。

次ぎに（ｄ）では、ソースとなるｎ＋領域２１を拡散形
成する。

次ぎに（ｅ）では、眉間絶縁膜（例えばＰＳＧ）２５を
ＣＶＤ法でデポジットし、所定位置に開口した後、ソー
ス電極２４およびドレイン電極ＩＩ’　となる金属電極
をそれぞれ蒸着してバターニングすれば、第１図に示し
た実施例の構造が得られる。

〔発明の効果〕

以上説明してきたように、この発明によれば、埋込絶縁
［２０によってチャネルをドレインから分離し、さらに
ｎ“ソース領域２■から離間して設けたショットキー接
合あるいはｐ　＋　ｎ接合からチャネルまで延びる空乏
層（障壁）をチャネル上に設けた絶縁ゲートで制御する
ように構成したことにより、 （１）寄生サイリスタがなくラッチアップしない。

（２）高耐圧、大電流化が容易である。

（３）製造工程が短い。

という多くの優れた効果が得られる。

【図面の簡単な説明】

第１図は（ａ）、（ｂ）はそれぞれ本発明の一実施例の
断面図、第２図はオフ状態の空乏層を示す断面図、第３
図はオフ状態のバンド図、第４図はオン状態の空乏層を
示す断面図、第５図はオン状態のバンド図、第６図およ
び第７図はチャネル近傍の寸法制限を説明するための主
要部断面図、第８図はオン時のキャリヤの流れを示す断
面図、第９図は製造工程の一実施例図、第１０図は従来
装置の一例の断面図である。 〈符号の説明〉 ＩＩ・・・Ｐ＋領域（またはｎ＋領領域１２・・ｎ領域
（ドレイン） ２０・・・埋込絶縁層 ２１・・ｎ＋領領域ソース） ２２・・・ゲート絶縁膜 ２３・・・ゲート電極 ２４・・・ソースｆｆ電極 ２５・・・暦ｒ？Ｉ！絶縁膜 ２６・・・ショットキー接合 ２７・・・チャネル領域 ２８・・・空乏層 ２９・・・開口部 ３０・・・Ｐ＋領域

Claims (1)

1. 【特許請求の範囲】 第１導電形の半導体基体と、 該半導体基体の表面から所定深さの位置に形成され所定
   の開口部を有する埋込絶縁層と、 上記半導体基体の上記開口部にほぼ対向する部分の表面
   上に金属電極を設けることによって形成されたショット
   キー接合若しくは上記半導体基体の表面部分に第２導電
   形層を設けることによって形成された接合と、 上記埋込絶縁層で分離された上記半導体基体の表面部分
   に設けられたチャネル領域の上に絶縁膜を介して設けら
   れたゲートと、 上記チャネル領域に電気接続するための第１導電形の高
   濃度領域とを備え、 上記半導体基体と上記金属電極若しくは第２導電形層と
   の間に出来る電位障壁を上記ゲートに印加する電圧で制
   御することにより、ソースとなる上記第１導電形の高濃
   度領域とドレインとなる上記半導体基体間でキャリヤの
   注入・遮断制御を行うことを特徴とする絶縁ゲート形縦
   形半導体装置。