JPH05198800A - 絶縁ゲートバイポーラトランジスタ - Google Patents

絶縁ゲートバイポーラトランジスタ

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JPH05198800A
JPH05198800A JP3253687A JP25368791A JPH05198800A JP H05198800 A JPH05198800 A JP H05198800A JP 3253687 A JP3253687 A JP 3253687A JP 25368791 A JP25368791 A JP 25368791A JP H05198800 A JPH05198800 A JP H05198800A
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
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Abstract

(57)【要約】 【目的】 ＭＯＳゲートのバイポーラトランジスタを得
ること。 【構成】 本高電圧トランジスタは第１の伝導形の基板
（２）を含み、基板中に第２の伝導形のウエル領域
（３）を含む。第１の伝導形のポケット（６）と、第２
の伝導形のポケット（７）とを含むソース領域が基板中
に形成される。ウエル領域（３）中に、第１の伝導形の
ポケット（１４）と、第２の伝導形のポケット（１５）
とを含むドレイン領域が形成される。ウエル領域中に、
ドレイン領域から分離され、ドレイン領域からソース領
域の方向へ広がる第１の伝導形のトップ領域（１１）が
形成される。トップ領域とソース領域との間のチャネル
領域を覆い、またソース領域とトップ領域の少なくとも
一部分を覆う絶縁層が基板上に取り付けられる。絶縁領
域上に基板から電気的に分離されてゲート電極（１２）
が取り付けられる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＭＯＳゲートのバイポー
ラトランジスタ（ＭＯＳＧＢＴ）に関する。
【０００２】
【従来の技術】高電圧集積回路を構築する場合に、大電
流導通と高電圧を許容しながら、しかも製造費用が少な
くて済み頑丈で電力消費の小さい回路を設計することが
望まれている。
【０００３】高電圧集積回路に関しては数多くの構造が
提案されている。例えば、ＩＥＤＭ、１９８４年の頁２
５８−２６１に発表されたＲ．Ｊａｙａｒａｍａｎ、
Ｖ．Ｒｕｍｅｎｎｉｋ、Ｂ．Ｓｉｎｇｅｒ、Ｅ．Ｈ．Ｓ
ｔｕｐｐによる“電力集積回路用の高電圧装置の比較
（Ｃｏｍｐａｒｉｓｏｎ ｏｆ ｈｉｇｈ Ｖｏｌｔａ
ｇｅ Ｄｅｖｉｃｅｓ ｆｏｒ Ｐｏｗｅｒ Ｉｎｔｅ
ｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）”を参照されたい。
また、Ａｋｉｏ Ｔａｎａｋａによる米国特許第４，９
６７，２４６号；Ｍｉｃｈａｅｌ Ｓ．Ａｄｌｅｒ他に
よる米国特許第４，９６３，９５１号；Ｋｌａｓ Ｈ．
Ｅｋｌｕｎｄによる米国特許第４，８１１，０７５号；
Ｂａｒｒｙ Ｍ．Ｓｉｎｇｅｒ他による米国特許第４，
９２６，０７４号；Ｂａｒｒｙ Ｍ．Ｓｉｎｇｅｒ他に
よる米国特許第４，９３９，５６６号；も参照された
い。
【０００４】
【発明の概要】本発明の好適実施例に従えば、進歩した
高電圧トランジスタが提供される。本高電圧トランジス
タは、例えばｐ伝導形の、第１の伝導形を有する基板を
含んでいる。前記基板中に、例えばｎ伝導形の、第２の
伝導形のウエル領域がある。このウエル領域は典型的に
は、平方センチメートル当たり２×１０12個以上のドー
ズにドープされている。
【０００５】この基板中にソース領域があり、それは基
板表面に隣接している。このソース領域は、前記第１の
伝導形の半導体材料のポケットと、前記第２の伝導形の
半導体材料のポケットとを含んでいる。
【０００６】このウエル領域中にドレイン領域が配置さ
れており、それは基板表面に隣接している。このドレイ
ン領域も前記第１の伝導形の半導体材料のポケットと、
前記第２の伝導形の半導体材料のポケットとを含んでい
る。好適実施例では、前記ドレイン領域中において、前
記第１の伝導形の半導体材料のポケットと前記第２の伝
導形の半導体材料のポケットとが交互に並んでいる。
【０００７】ソースコンタクトがソース領域へ電気的に
つながれている。ドレインコンタクトがドレイン領域へ
電気的につながれている。前記第１の伝導形のトップ領
域は前記ウエル中で前記ドレイン領域から分離されてあ
り、ドレイン領域からソース領域の方向へ広がってい
る。このトップ領域はアースへつながれている。前記基
板上に絶縁層が取り付けられ、前記トップ領域と前記ソ
ース領域との間のチャネル領域を覆っており、また前記
ソース領域と前記トップ領域の少なくとも一部分を覆っ
ている。前記絶縁層上に、前記基板から電気的に絶縁さ
れて、ゲート電極が取り付けられる。このゲート電極は
チャネル中の電流を電界効果によって制御する。
【０００８】この高電圧トランジスタは、付加的に、第
１の伝導形で前記ソース領域を取り囲むパンチスルー領
域を含むことができる。更に、基板は、ｐ＋材料上のｐ
−材料で作られることもできる。
【０００９】ここに述べた高電圧トランジスタは、動作
時には、両極性の導通電流が支配的であり、電流はドレ
イン中の前記第１の伝導形の半導体材料のポケット、前
記ウエル領域、そして前記基板を経由して、前記ドレイ
ンコンタクトとアース（基板コンタクト）との間に流れ
る。電流はまた、前記ドレイン中の前記第１の伝導形の
半導体材料のポケット、前記ウエル領域、そして前記ソ
ース中の前記第１の伝導形の半導体材料のポケットを経
由して、前記ソースコンタクトと前記ドレインコンタク
トとの間にも流れる。
【００１０】
【実施例】図１は本発明の好適実施例に従うＭＯＳゲー
トのバイポーラトランジスタ（ＭＯＳＧＢＴ）構造の断
面図を示す。図１において、２つのトランジスタの構造
が分割線４に関して鏡像的に示されている。これらのト
ランジスタはｐ−形の基板２上に構築されている。Ｐ−
形基板２はＰ＋形基板１の上に置かれている。これらの
基板の厚さとドーピング量とは、それらのトランジスタ
のドレイン−ソース間の電圧（ＶＤＳ）を含む種々の因
子に依存している。例えばｐ＋形基板１は５００ミクロ
ンの厚さと、立方センチメートル当たり１０19の高濃度
のドーピングを有することができる。ｐ−形基板２は、
例えば、４００ボルトのＶＤＳに対して、３５ないし４
０ミクロンの厚さと、立方センチメートル当たり１０15
のドーピングを有することができ、また、８００ボルト
のＶＤＳに対しては、７５−８０ミクロンの厚さと、立
方センチメートル当たり１０14のドーピングを有するこ
とができる。ｐ＋形の基板１はアースへ接続される。
【００１１】ｐ−基板２中には、例えば、５ないし７ミ
クロンの深さを有するｎ形のウエル領域３が配置され
る。ｎ形ウエル領域３は平方センチメートル当たり２×
１０12個以上のドーズに、例えば、平方センチメートル
当たり５×１０12個にドープされる。ｎ形ウエル領域３
中には、例えば、１ないし２ミクロンの深さを有するｐ
形トップ領域１１がある。ｐ形トップ領域１１は、例え
ば、平方センチメートル当たり３×１０12個のドーズに
ドープされる。例えば、ｐ形トップ領域１１は図１には
示されていない面においてアースへ接続される。更に、
ｐ形トップ領域１１の長さは複数個の因子によって変化
する。４００ボルトのＶＤＳに対しては、ｐ形トップ領
域１１の長さは、例えば、２０ミクロンである。８００
ボルトのＶＤＳに対しては、ｐ形トップ領域１１の長さ
は、例えば、５０ミクロンである。
【００１２】ソース領域は、例えば、１ないし２ミクロ
ンの深さを有するｐ形領域８を含む。ｐ形領域８はパン
チスルー電圧崩壊を阻止するために含まれている。ｐ形
領域８は、例えば、平方センチメートル当たり３×１０
12個にドープされる。ｐ形領域中には、例えば０．５ミ
クロンの深さを有するｐ＋形ポケット６と、例えば、
０．４ミクロンの深さを有するｎ＋形ポケット７とがあ
る。ｎ＋形ポケット７は、例えば、平方センチメートル
当たり１０15ないし１０16個のドーズによって、例え
ば、立方センチメートル当たり１０19個にドープされ
る。ｐ＋形ポケット６は、例えば、平方センチメートル
当たり１０15ないし１０16個のドーズによって、例え
ば、立方センチメートル当たり１０19個にドープされ
る。金属導体５がソース領域への接続を提供する。
【００１３】ドレイン領域は、例えば、０．５ミクロン
の深さを有するｐ＋形ポケット１４と、例えば、０．４
ミクロンの深さを有するｎ＋形ポケット１５とを含む。
ｎ＋形ポケット１５は、例えば、平方センチメートル当
たり１０15ないし１０16個のドーズによって、例えば、
立方センチメートル当たり１０19個にドープされる。ｐ
＋形ポケット１４は、例えば、平方センチメートル当た
り１０15ないし１０16個のドーズによって、例えば、立
方センチメートル当たり１０19個にドープされる。金属
導体１３がドレイン領域への接続を提供する。
【００１４】ゲート領域は、熱酸化物１０の層上に配置
された多結晶シリコン層１２を含む。酸化物保護層９は
この回路に対して絶縁を提供するように働く。
【００１５】本発明特有の性質の１つはドレイン領域に
あり、そこには、そうでなければ絶縁ゲートの電界効果
トランジスタであるところの構造に対してｐ＋形ポケッ
トが追加された複雑な構造が作られている。ｐ＋形ポケ
ット１４を加えることは、トランジスタの動作時に少数
キャリアの注入を与えることにつながる。図１におい
て、注入された正孔は、エミッタとして機能するｐ＋形
ポケット１４と、ベースとして機能するｎ形ウエル領域
３と、それぞれコレクタとして機能するｐ＋形基板１と
ｐ＋形ポケット６の両方との間にＰ−Ｎ−Ｐバイポーラ
トランジスタを形成する。動作時には、両極性の電流導
通機構が支配的となり、そうしてこの装置の電流容量を
大幅に増大させ、ある場合には１０倍にも達する。
【００１６】このトランジスタの特性は、ｎ＋形ポケッ
ト１５の全長の半分（すなわち、各トランジスタに割り
当てられたｎ＋形ポケット１５の長さの一部）に等しい
寸法２１、ｎ＋形ポケット１５とｐ＋形ポケット１４と
の間の距離である寸法２２、そしてｐ＋形ポケット１４
の長さである寸法２３のそれぞれの値に依存して変化す
る。寸法２１の典型的な値は１０ミクロンであり、寸法
２２の典型的な値は０ないし１０ミクロンであり、寸法
２３の典型的な値は１０ないし１５ミクロンである。
【００１７】寸法２３が短くなるにつれて、バイポーラ
トランジスタの注入は少なくなる。寸法２３が０の時
は、このトランジスタはＭＯＳＦＥＴとして機能する。
更に、寸法２１と、より少ない程度であるが寸法２３は
トランジスタのターンオン電圧を左右する。一般的に、
寸法２３を増大させて、寸法２１を減少させることによ
って、ターンオン電圧は低下し、ｎ＋形ポケット１５を
通って流れるＭＯＳ電流は減少し、トランジスタのスイ
ッチング時間は遅くなる。
【００１８】寸法２２の値もまた、前記ターンオン電
圧、ＭＯＳ電流、装置のスイッチング速度を制御する上
で重要である。一般に、寸法２２が１０ミクロンを越え
ると、ｎ＋形ポケット１５の存在は、このトランジスタ
の特性に対して無関係となってくる。
【００１９】両極性モードで動作する高電圧トランジス
タの重要な特性の１つは、ベースが開放の時にコレクタ
とエミッタとの間の電圧（ＶＣＥ）によって引き起こさ
れるコレクタ−エミッタの崩壊電圧である。トランジス
タが本発明に従って製造される場合には、ポケット１４
が等価的に（ベース）ポケット１５へ短絡して、エミッ
タ効率を大幅に抑制するために、ＶＣＥの劣化はｎ＋形
ポケット１５によって低減化される。
【００２０】ｎ形ウエル領域３中のドーピングの高い濃
度レベルのために、本発明に従って製造されるトランジ
スタは頑丈である。すなわち、本トランジスタは、付加
的なマスク工程を必要とするバッファ層を用いずとも、
高いエネルギーレベルを支え、引用された従来の装置よ
りも安定であろう。
【００２１】更に、本発明に従って製造される装置を低
電圧制御回路と共に集積することが可能である。このこ
とは、Ｋｌａｓ Ｈ．Ｅｋｌｕｎｄによる米国特許第
４，８１１，０７５号に開示されているのと同様の方法
によって行うことができる。
【００２２】図２はソース領域の別の１つの実施例の、
酸化物と金属層を除去した平面図を示す。この実施例で
は、ｎ＋形ポケット７０とｐ＋形ポケット７１が交互に
並んでいる。ｎ＋形ポケット７０とｐ＋形ポケット７１
の幅８０は、例えば、３ミクロンである。本実施例に従
って構築されたソースは高いラッチアップ電流を許容す
る。この別の実施例は特に、高温において高い装置特性
を保つために有用である。
【００２３】当業者にとっては、本発明に従う装置が、
集積回路上に集積される場合に多くの用途を有している
ことが理解されるであろう。例えば、交流スイッチング
等のためには、逆接続（ｂａｃｋ−ｔｏ−ｂａｃｋ）の
装置構成が用いられるであろう。本発明は、ＭＯＳＦＥ
Ｔ装置とＭＯＳＧＢＴの装置とを接近させて集積するこ
とを許容する。本発明は、ＭＯＳＦＥＴ装置が主として
交流損失を低く保つために使用され、またＭＯＳＧＢＴ
装置が主としてオン状態の損失を低く保つために使用さ
れる場合には、ＭＯＳＦＥＴ装置とＭＯＳＧＢＴ装置の
並列構成を許容する。このことは、まずＭＯＳＧＢＴ装
置をターンオフさせて、次にＭＯＳＦＥＴ装置をターン
オフさせ、それによってＭＯＳＦＥＴ装置の高速性を有
効に利用することによって行われる。また、本発明は、
ＭＯＳＧＢＴによって構成されるかまたはＭＯＳＦＥＴ
を伴ったＭＯＳＧＢＴによって構成されるダーリントン
回路を構築するためにも使用できる。
【００２４】更に、図１はｎチャネルＭＯＳＧＢＴを示
しているが、図１に示された材料の極性を逆転させるこ
とによって、ｐチャネルＭＯＳＧＢＴが得られる。これ
は、通常ｐチャネルＭＯＳＦＥＴがｎチャネルＭＯＳＦ
ＥＴよりも２倍から３倍大きいために、特に有利であ
る。ｐチャネルＭＯＳＧＢＴとｎチャネルＭＯＳＧＢＴ
はほぼ同じ大きさであるからである。
【００２５】最後に、既に述べた寸法２１，２２，２３
の値を調整することによって、装置の交流損失と直流損
失との間の望ましい関係を得ることが可能である。従っ
て、各々の設計を望ましい使用に合わせることが可能で
ある。そのような柔軟性とスイッチング特性の全般的な
制御性は、従来技術に従って作製された絶縁ゲートのバ
イポーラトランジスタでは不可能であるか、または困難
である。
【図面の簡単な説明】
【図１】本発明の好適実施例に従うＭＯＳゲートのバイ
ポーラトランジスタの構造を示す断面図。
【図２】本発明の好適実施例に従う、図１に示されたＭ
ＯＳゲートのバイポーラトランジスタの平面図。
【符号の説明】
１ ｐ＋形基板 ２ ｐ−形基板 ３ ｎ形ウエル領域 ４ 分割線 ５ 金属導体 ６ ｐ＋形ポケット ７ ｎ＋形ポケット ８ ｐ形領域 ９ 酸化物保護層 １０ 多結晶シリコン層 １１ ｐ−形トップ領域 １２ ゲート電極 １３ 金属導体 １４ ｐ＋形ポケット １５ ｎ＋形ポケット ２１ 寸法 ２２ 寸法 ２３ 寸法 ７０ ｎ＋形ポケット ７１ ｐ＋形ポケット

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 高電圧トランジスタであって：表面を有
    する第１の伝導形の基板、 前記基板中の第２の伝導形のウエル領域、 前記基板中にあって、前記基板表面に隣接するソース領
    域であって、第１の伝導形の半導体材料のポケットと、
    第２の伝導形の半導体材料のポケットとを含むソース領
    域、 前記ウエル領域中にあって、前記基板表面に隣接するド
    レイン領域であって、第１の伝導形の半導体材料のポケ
    ットと、第２の伝導形の半導体材料のポケットとを含む
    ドレイン領域、 前記ソース領域へ電気的につながれたソースコンタク
    ト、 前記ドレイン領域へ電気的につながれたドレインコンタ
    クト、 前記ウエル領域中に前記ドレイン領域から分離されてあ
    って、アースへ接続され、前記ドレイン領域から前記ソ
    ース領域の方向へ広がる、第１の伝導形のトップ領域、 前記基板上に取り付けられた絶縁層であって、前記トッ
    プ領域と前記ソース領域との間のチャネル領域を覆い、
    また前記ソース領域と前記トップ領域の少なくとも一部
    分を覆う絶縁層、及び前記絶縁領域上に前記基板から電
    気的に分離されて取り付けられたゲート電極であって、
    チャネル中の電流を電界効果によって制御するゲート電
    極、 を含むことを特徴とするトランジスタ。
  2. 【請求項２】 請求項第１項記載の高電圧トランジスタ
    であって、さらに、前記基板中にあって前記ソース領域
    を取り囲む第１の伝導形のパンチスルー領域を含むこと
    を特徴とするトランジスタ。
  3. 【請求項３】 請求項第１項記載の高電圧トランジスタ
    であって、前記第１の伝導形がｐ形であり前記第２の伝
    導形がｎ形であることを特徴とするトランジスタ。
  4. 【請求項４】 請求項第３項記載の高電圧トランジスタ
    であって、前記基板がｐ＋材料上のｐ−材料を含むこと
    を特徴とするトランジスタ。
  5. 【請求項５】 請求項第１項記載の高電圧トランジスタ
    であって、前記ウエル領域が平方センチメートル当たり
    ２×１０12個以上のドーズにドープされていることを特
    徴とするトランジスタ。
  6. 【請求項６】 請求項第１項記載の高電圧トランジスタ
    であって、 前記ソース領域中において、前記第１の伝導形の半導体
    材料のポケットが第１の伝導形の半導体材料の複数個の
    ポケットの内の第１のポケットであって、第２の伝導形
    の半導体材料の前記ポケットが第２の伝導形の半導体材
    料の複数個のポケットの内の第１のポケットであり、 前記ソース領域中において、第１の伝導形の半導体材料
    の複数個のポケットの内のいくつかのポケットが、第２
    の伝導形の半導体材料の複数個のポケットの内のいくつ
    かのポケットと交互に並んでいることを特徴とするトラ
    ンジスタ。
  7. 【請求項７】 請求項第１項記載の高電圧トランジスタ
    であって、前記ドレイン領域中において、第１の伝導形
    の半導体材料の前記ポケットが第２の伝導形の半導体材
    料の前記ポケットから横方向に分離されていることを特
    徴とするトランジスタ。
  8. 【請求項８】 請求項第１項記載の高電圧トランジスタ
    であって、高電圧トランジスタの動作時に、電流導通が
    主として両極的であって、電流が前記ドレイン中の第１
    の伝導形の半導体材料の前記ポケット、前記ウエル領
    域、及び前記基板を経由して、前記ドレインコンタクト
    とアースとの間に流れることを特徴とするトランジス
    タ。
  9. 【請求項９】 請求項第８項記載の高電圧トランジスタ
    であって、高電圧トランジスタの動作時に、電流がま
    た、前記ドレイン中の第１の伝導形の半導体材料の前記
    ポケット、前記ウエル領域、そして前記ソース中の第１
    の伝導形の半導体材料の前記ポケットを経由して、前記
    ソースコンタクトと前記ドレインコンタクトとの間にも
    流れることを特徴とするトランジスタ。
JP3253687A 1991-03-12 1991-10-01 絶縁ゲートバイポーラトランジスタ Expired - Fee Related JPH0652791B2 (ja)

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US07/668,249 US5072268A (en) 1991-03-12 1991-03-12 MOS gated bipolar transistor
US668249 1991-03-12

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JPH05198800A true JPH05198800A (ja) 1993-08-06
JPH0652791B2 JPH0652791B2 (ja) 1994-07-06

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