JP2676935B2 - 絶縁ゲートバイポーラトランジスタ - Google Patents
絶縁ゲートバイポーラトランジスタInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバイポーラトランジスタのベースを同一半導
体基板に形成されたMOSFETによって駆動する絶縁ゲート
バイポーラトランジスタ（以下IGBTと記す）に関する。
体基板に形成されたMOSFETによって駆動する絶縁ゲート
バイポーラトランジスタ（以下IGBTと記す）に関する。
IGBTは電力用たて型MOSFETとバイポーラトランジスタ
の特徴を合わせもった素子で第１図に示すような構造を
もっている。シリコン基板はN-ベース層２の一方の側に
Ｎバッファ層３を介してP+コレクタ層４が設けられたも
のである。N-ベース層２の他方の表面部にはＰベース層
５が設けられ、その中に対向するN+ソース層領域６およ
び両層にまたがるP+層領域７が形成されている。ソース
層領域６とN-ベース層２との間にｎチャネルを形成する
ため、その上に多結晶シリコンよりなるゲート８が絶縁
膜９を介して設けられ、ゲート端子Ｇに接続されてい
る。絶縁膜９の開口部ではエミッタ端子Ｅに接続された
エミッタ電極10がP+層領域７およびソース層領域６に接
触している。また、反対側のコレクタ層４にはコレクタ
端子Ｃと接続されたコレクタ電極11が接触している。第
２図はこのようなIGBTの等価回路を示し、MOSFET21によ
ってPNPバイポーラトランジスタ22のベースを駆動する
構成となっている。第１図の各層の導電形を逆にするこ
とにより、NPNバイポーラトランジスタのベースをMOSFE
Tで駆動するｐチャネルIGBTを構成することもできる。
の特徴を合わせもった素子で第１図に示すような構造を
もっている。シリコン基板はN-ベース層２の一方の側に
Ｎバッファ層３を介してP+コレクタ層４が設けられたも
のである。N-ベース層２の他方の表面部にはＰベース層
５が設けられ、その中に対向するN+ソース層領域６およ
び両層にまたがるP+層領域７が形成されている。ソース
層領域６とN-ベース層２との間にｎチャネルを形成する
ため、その上に多結晶シリコンよりなるゲート８が絶縁
膜９を介して設けられ、ゲート端子Ｇに接続されてい
る。絶縁膜９の開口部ではエミッタ端子Ｅに接続された
エミッタ電極10がP+層領域７およびソース層領域６に接
触している。また、反対側のコレクタ層４にはコレクタ
端子Ｃと接続されたコレクタ電極11が接触している。第
２図はこのようなIGBTの等価回路を示し、MOSFET21によ
ってPNPバイポーラトランジスタ22のベースを駆動する
構成となっている。第１図の各層の導電形を逆にするこ
とにより、NPNバイポーラトランジスタのベースをMOSFE
Tで駆動するｐチャネルIGBTを構成することもできる。
このようなIGBTは次のような特徴をもち、有望な電力
用半導体装置として開発がすすめられている。
用半導体装置として開発がすすめられている。
（１）オン電圧が低い （２）スイッチ速度が速い （３）電圧駆動ができる このIGBTの重要な特性としてオン電圧Vonと素子破壊
耐量があげられる。Vonの定義はいくつかあるが、現在
最も普及していると思われるものは、第３図に示すよう
にIGBT31のゲート32にエミッタ33に対して15Vのゲート
電圧VGを直流電源35により印加して、電流計36を通じて
コレクタに定格電流Icを流したときのコレクタの電圧降
下としてVonを定義する方法である。通常このVonは２〜
4V程度である。この特性は、当然ながら低ければ低い程
望ましい。一方、第４図に示すようにコレクタ34,エミ
ッタ33の間に電源37,負荷38を接続したIGBT31がオン状
態のとき、事故等で負荷側が点線39で示すように電源37
に短絡してしまうと、素子に電源電圧が直接印加され
る。このときは素子に流れる電流Ipは、素子自身の制限
する電流によって決まり、素子は、外部回路が短絡事故
を検知して素子をオフするまで、破壊しないで持ちこた
えなければならない。このような保護の行える最低必要
な時間は10μｓといわれている。この条件を満たすとき
に流れる電流Ipが素子の破壊耐量をあらわす。第５図は
IGBTの出力特性を示し、Icoは素子の定格電流,VCE0は素
子の定格電圧である。図からわかるように、Vonは素子
の非飽和領域での特性であり、Ipは完全な飽和領域での
特性から決まる。
耐量があげられる。Vonの定義はいくつかあるが、現在
最も普及していると思われるものは、第３図に示すよう
にIGBT31のゲート32にエミッタ33に対して15Vのゲート
電圧VGを直流電源35により印加して、電流計36を通じて
コレクタに定格電流Icを流したときのコレクタの電圧降
下としてVonを定義する方法である。通常このVonは２〜
4V程度である。この特性は、当然ながら低ければ低い程
望ましい。一方、第４図に示すようにコレクタ34,エミ
ッタ33の間に電源37,負荷38を接続したIGBT31がオン状
態のとき、事故等で負荷側が点線39で示すように電源37
に短絡してしまうと、素子に電源電圧が直接印加され
る。このときは素子に流れる電流Ipは、素子自身の制限
する電流によって決まり、素子は、外部回路が短絡事故
を検知して素子をオフするまで、破壊しないで持ちこた
えなければならない。このような保護の行える最低必要
な時間は10μｓといわれている。この条件を満たすとき
に流れる電流Ipが素子の破壊耐量をあらわす。第５図は
IGBTの出力特性を示し、Icoは素子の定格電流,VCE0は素
子の定格電圧である。図からわかるように、Vonは素子
の非飽和領域での特性であり、Ipは完全な飽和領域での
特性から決まる。
これらは、以下のように見積もることができる。今、
MOSFETに流れる電流をID,MOSFETのドレイン電流をVD,MO
SFETの総チャネル幅をW,MOSFETのチャネル長をL,MOSFET
のしきい値電圧をVT,MOSFETの酸化膜容量をCox,電子の
表面移動度をμｎとしたとき、通常のMOSFETの出力特性
の式から次の関係が得られる。
MOSFETに流れる電流をID,MOSFETのドレイン電流をVD,MO
SFETの総チャネル幅をW,MOSFETのチャネル長をL,MOSFET
のしきい値電圧をVT,MOSFETの酸化膜容量をCox,電子の
表面移動度をμｎとしたとき、通常のMOSFETの出力特性
の式から次の関係が得られる。
一方、バイポーラトランジスタのベース増幅率をβと
すると、次の関係が得られる。
すると、次の関係が得られる。
ここでバイポーラトランジスタのコレクタ，ベース間
のpn接合のビルトイン電圧をVBiとすると、VD＋VBiV
onであるから、次のように表現できる。
のpn接合のビルトイン電圧をVBiとすると、VD＋VBiV
onであるから、次のように表現できる。
さらに飽和時には次のようになる。
（３），（４）式より次の関係が得られる。
Ip/Ic＝（VG−VT）/2（Von−VBi） ……（５） 以上の式は公知である。
ここで例えば、定格電圧600V,定格電流50Aの素子の場
合のIc＝50A,Von3V,VBi1V,VG＝15V,VT＝3Vを代入す
ると、Ip＝150Aとなる。この関係は我々の試作した素子
の実際値で確認された。
合のIc＝50A,Von3V,VBi1V,VG＝15V,VT＝3Vを代入す
ると、Ip＝150Aとなる。この関係は我々の試作した素子
の実際値で確認された。
前述のように、素子特性としては、Vonが小さい方が
良い。そのためには、（３）式からわかるように、同じ
Icに対しＷを大きくするか、Ｌを小さくすればよいこと
がすぐに考えつく。Ｗを大きくするということは微細な
パターンにしたり、あるいはチップ面積を増加すること
により実現できる。一方、Ｌを小さくすることはチャネ
ル長を短くすることで、これはウエハプロセスにおける
拡散条件を変えることにより実現できる。しかし、Von
を下げるために、Ｗを大きくしたり、Ｌを小さくする
と、（４）式からわかるようにIpも大きくなってしま
う。Ipが大きくなると、負荷短絡時にもちこたえられる
時間が短くなることが、我々の研究により明らかになっ
ている。第６図は前述の定格電圧600V,定格電流50Aのｎ
チャネルIGBTにおいて得られたもので、横軸twは短絡し
てから素子破壊するまでの時間，たて軸はIpであり、V
CEは400V,周囲温度は150℃である。図からわかるよう
に、破壊は２種類の異なる領域に分けられる。IIの領域
は熱破壊によるもので、電流・電圧損失により発生した
熱により温度が300℃を超え、半導体が真性領域に入っ
て破壊するものである。Ｉの領域は全く別の理由による
もので、IGBTでよく議論されるラッチアップが原因とな
っている。ラッチアップは、第１図におけるN+ソース層
領域6,Pベース層５およびＮベース層２からなる寄生NPN
トランジスタの動作を誘発して電流制御ができなくなる
現象である。Ipが大きくなるにつれてtwが小さくなるこ
とはｐチャネルIGBTではさらに著しい。第７図はｐチャ
ネルIGBTにおいて、Ipと破壊時間tw10μｓ以上確保でき
る印加電圧VCEとの関係を線71で示した。この図からも
わかるようにIpを減少させることは破壊耐量において極
めて有効な手段である。
良い。そのためには、（３）式からわかるように、同じ
Icに対しＷを大きくするか、Ｌを小さくすればよいこと
がすぐに考えつく。Ｗを大きくするということは微細な
パターンにしたり、あるいはチップ面積を増加すること
により実現できる。一方、Ｌを小さくすることはチャネ
ル長を短くすることで、これはウエハプロセスにおける
拡散条件を変えることにより実現できる。しかし、Von
を下げるために、Ｗを大きくしたり、Ｌを小さくする
と、（４）式からわかるようにIpも大きくなってしま
う。Ipが大きくなると、負荷短絡時にもちこたえられる
時間が短くなることが、我々の研究により明らかになっ
ている。第６図は前述の定格電圧600V,定格電流50Aのｎ
チャネルIGBTにおいて得られたもので、横軸twは短絡し
てから素子破壊するまでの時間，たて軸はIpであり、V
CEは400V,周囲温度は150℃である。図からわかるよう
に、破壊は２種類の異なる領域に分けられる。IIの領域
は熱破壊によるもので、電流・電圧損失により発生した
熱により温度が300℃を超え、半導体が真性領域に入っ
て破壊するものである。Ｉの領域は全く別の理由による
もので、IGBTでよく議論されるラッチアップが原因とな
っている。ラッチアップは、第１図におけるN+ソース層
領域6,Pベース層５およびＮベース層２からなる寄生NPN
トランジスタの動作を誘発して電流制御ができなくなる
現象である。Ipが大きくなるにつれてtwが小さくなるこ
とはｐチャネルIGBTではさらに著しい。第７図はｐチャ
ネルIGBTにおいて、Ipと破壊時間tw10μｓ以上確保でき
る印加電圧VCEとの関係を線71で示した。この図からも
わかるようにIpを減少させることは破壊耐量において極
めて有効な手段である。
本発明の目的は、このように破壊耐量を高めるために
Ipを高めるとともに、他の重要な特性であるVonのでき
るだけ小さい値を確保できるIGBTを提供することにあ
る。
Ipを高めるとともに、他の重要な特性であるVonのでき
るだけ小さい値を確保できるIGBTを提供することにあ
る。
〔課題を解決するための手段〕 上記の目的を達成するために、本発明は、高不純物濃
度の第一導電型コレクタ層と低不純物濃度の第二導電型
ベース層を有する半導体基板の第一導電型ベース層の反
コレクタ層側表面部に第一導電型ベース層、このベース
層の表面部に高不純物濃度の第二導電型ソース領域がそ
れぞれ選択的に形成され、このソース領域と第二導電型
ベース層にはさまれた第一導電型ベース層のチャネル形
成領域の表面上にゲート絶縁膜を介してゲートが備えら
れ、コレクタ層にコレクタ電極が、ソース領域および第
一導電型のベース層双方にソース電極がそれぞれ接触す
るIGBTにおいて、定格コレクタ電流をIc,ゲート印加電
極をVG,オン電圧をVon,コレクタ層，ベース層間のpn接
合のビルトイン電圧をVBi,初期の短絡電流をIp1とした
とき、チャネル形成領域にチャネルを形成するためのし
きい値電圧VT1を 以上とし、基準のしきい電圧VT0を得るときのチャネル
長をL0としたときにチャネル長L1を 以下とするものとする。
度の第一導電型コレクタ層と低不純物濃度の第二導電型
ベース層を有する半導体基板の第一導電型ベース層の反
コレクタ層側表面部に第一導電型ベース層、このベース
層の表面部に高不純物濃度の第二導電型ソース領域がそ
れぞれ選択的に形成され、このソース領域と第二導電型
ベース層にはさまれた第一導電型ベース層のチャネル形
成領域の表面上にゲート絶縁膜を介してゲートが備えら
れ、コレクタ層にコレクタ電極が、ソース領域および第
一導電型のベース層双方にソース電極がそれぞれ接触す
るIGBTにおいて、定格コレクタ電流をIc,ゲート印加電
極をVG,オン電圧をVon,コレクタ層，ベース層間のpn接
合のビルトイン電圧をVBi,初期の短絡電流をIp1とした
とき、チャネル形成領域にチャネルを形成するためのし
きい値電圧VT1を 以上とし、基準のしきい電圧VT0を得るときのチャネル
長をL0としたときにチャネル長L1を 以下とするものとする。
本発明は、（３）式においてIcが（VG−VT）の１乗に
比例する一方、（４）式においてIpが（VG−VT）の２乗
に比例するという事実を利用しようとするものである。
すなわち、（VG−VT）を小さくしたとき、Ipの方がIcよ
り急速に小さくなる。そこで、VTを大きくしてVGに近づ
け、Ipを小さくしながら、チャネル長Ｌを小さくしてIc
の減少をおさえる、逆に言えばVonの上昇をおさえるわ
けである。このことを式で説明すると（５）式から次の
式が得られる。
比例する一方、（４）式においてIpが（VG−VT）の２乗
に比例するという事実を利用しようとするものである。
すなわち、（VG−VT）を小さくしたとき、Ipの方がIcよ
り急速に小さくなる。そこで、VTを大きくしてVGに近づ
け、Ipを小さくしながら、チャネル長Ｌを小さくしてIc
の減少をおさえる、逆に言えばVonの上昇をおさえるわ
けである。このことを式で説明すると（５）式から次の
式が得られる。
Ip＝Ic（VG−VT）/2（Von−VBi） ……（６） Ipを所期のIp1以下にするにはMOSFET部分のしきい値V
T1を次のようにすればよい。
T1を次のようにすればよい。
この場合、VT1を大きくすることによりオン電圧ある
いはIcを変化させないためには基準の小さいVT0に対す
るチャネル長ＬをL0としたとき、（３）式から次のよう
になる。
いはIcを変化させないためには基準の小さいVT0に対す
るチャネル長ＬをL0としたとき、（３）式から次のよう
になる。
これより所定のIcに対しオン電圧を大きくしないため
には次の関係を得る。
には次の関係を得る。
〔実施例〕 前述のように定格電圧600V,Ic＝50A,Von3V,VBi1
V,VG＝15V,VT＝3Vの素子ではIp＝150Aになった。twを長
くするためにVpを80％、すなわち120Aに減少させようと
すると、（７）式から次の値が得られた。
V,VG＝15V,VT＝3Vの素子ではIp＝150Aになった。twを長
くするためにVpを80％、すなわち120Aに減少させようと
すると、（７）式から次の値が得られた。
VT1≧5.4V これによって20μｓより長いtwが得られた。VT＝3Vの
素子ではチャネル長L0は8mmであったが、その素子とVc
やVonを変化させないようにするには（９）式から次の
関係が得られた。
素子ではチャネル長L0は8mmであったが、その素子とVc
やVonを変化させないようにするには（９）式から次の
関係が得られた。
L1≦6.4μｍ 別の実施例として、第７図に示したｐチャネルIGBTに
おいてはVT＝3VのときのIpは点線72で示した200A程度と
なり、印加電圧VCE＝400Vではとても10μｓはもたな
い。それどころか、VCEをいくらか低くしても10μｓは
もたないことがわかる。そこで、定格電流50Aの素子で
矢印に示すように400VのVCEでIp＝100Aを達成するため
に、（７）式から次の値を得た。
おいてはVT＝3VのときのIpは点線72で示した200A程度と
なり、印加電圧VCE＝400Vではとても10μｓはもたな
い。それどころか、VCEをいくらか低くしても10μｓは
もたないことがわかる。そこで、定格電流50Aの素子で
矢印に示すように400VのVCEでIp＝100Aを達成するため
に、（７）式から次の値を得た。
VT1≧7V そして、チャネル長は（９）式より次のようにすれば
よい。
よい。
このようにして、オン電圧Vonを上昇させずにIpを減
少させることができ、短絡時の破壊を防止することが可
能である。
少させることができ、短絡時の破壊を防止することが可
能である。
本発明によれば、MOSFETとバイポーラトランジスタと
を組合わせたIGBTの破壊耐量を減少させるために短絡電
流を小さくしようとするとオン電圧が上昇する問題を、
MOSFET部分のしきい値電圧を高めるとともにそれに対応
してチャネル長を小さくすることにより解決することが
でき、破壊耐量が大きく、他の特性もすぐれたIGBTを提
供することにある。
を組合わせたIGBTの破壊耐量を減少させるために短絡電
流を小さくしようとするとオン電圧が上昇する問題を、
MOSFET部分のしきい値電圧を高めるとともにそれに対応
してチャネル長を小さくすることにより解決することが
でき、破壊耐量が大きく、他の特性もすぐれたIGBTを提
供することにある。
第１図はｎチャネルIGBTの要部断面図、第２図はｎチャ
ネルIGBTの等価回路図、第３図はオン電圧の模式図、第
４図は負荷短絡時の模式図、第５図はIGBTの出力特性線
図、第６図はｎチャネルIGBTにおける短絡電流と破壊す
るまでの時間との関係線図、第７図はｐチャネルIGBTに
おける破壊するまでの時間が10μｓのときの短絡電流お
よび印加電圧の関係を示す線図である。 1:シリコン基板、2:Nベース層、4:P+コレクタ層、5:Pベ
ース層、6:N+ソース層領域、8:ゲート、9:絶縁膜、10:
エミッタ電極、11:コレクタ電極。
ネルIGBTの等価回路図、第３図はオン電圧の模式図、第
４図は負荷短絡時の模式図、第５図はIGBTの出力特性線
図、第６図はｎチャネルIGBTにおける短絡電流と破壊す
るまでの時間との関係線図、第７図はｐチャネルIGBTに
おける破壊するまでの時間が10μｓのときの短絡電流お
よび印加電圧の関係を示す線図である。 1:シリコン基板、2:Nベース層、4:P+コレクタ層、5:Pベ
ース層、6:N+ソース層領域、8:ゲート、9:絶縁膜、10:
エミッタ電極、11:コレクタ電極。
Claims (1)
- 【請求項１】高不純物濃度の第一導電型コレクタ層と低
不純物濃度の第二導電型ベース層を有する半導体基板の
第二導電型ベース層の反コレクタ層側表面部に第一導電
型ベース層、このベース層の表面部に高不純物濃度の第
二導電型ソース領域がそれぞれ選択的に形成され、この
ソース領域と第二導電型ベース層にはさまれた第一導電
型ベース層のチャネル形成領域の表面上にゲート絶縁膜
を介してゲートが備えられ、コレクタ層にコレクタ電極
が、ソース領域および第一導電型のベース層双方にソー
ス電極がそれぞれ接触するものにおいて、定格コレクタ
電流をIc,ゲート印加電圧をVG,オン電圧をVon,コレクタ
層，ベース層間のpn接合のビルトイン電圧をVBi,初期の
短絡電流をIp1としたとき、チャネル形成領域にチャネ
ルを形成するためのしきい値電圧VT1を 以上とし、基準のしきい電圧VT0を得るときのチャネル
長をL0としたときにチャネル長L1を 以下とすることを特徴とする絶縁ゲートバイポーラトラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21396789A JP2676935B2 (ja) | 1989-08-19 | 1989-08-19 | 絶縁ゲートバイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21396789A JP2676935B2 (ja) | 1989-08-19 | 1989-08-19 | 絶縁ゲートバイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0377379A JPH0377379A (ja) | 1991-04-02 |
| JP2676935B2 true JP2676935B2 (ja) | 1997-11-17 |
Family
ID=16648032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21396789A Expired - Lifetime JP2676935B2 (ja) | 1989-08-19 | 1989-08-19 | 絶縁ゲートバイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2676935B2 (ja) |
-
1989
- 1989-08-19 JP JP21396789A patent/JP2676935B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0377379A (ja) | 1991-04-02 |
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