JP2500807B2 - 縦型パワ―ｍｏｓトランジスタ - Google Patents
縦型パワ―ｍｏｓトランジスタInfo
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- 239000011229 interlayer Substances 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 4
- 241000255777 Lepidoptera Species 0.000 claims 1
- 230000007547 defect Effects 0.000 description 5
- 230000002950 deficient Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
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Description
【発明の詳細な説明】 〔発明の利用分野〕 この発明は、縦型パワーMOSトランジスタに関し、特
に、ゲート電極エッジにおけるゲートとソース間のショ
ートを防止する構造に関するものである。
に、ゲート電極エッジにおけるゲートとソース間のショ
ートを防止する構造に関するものである。
従来の縦型パワーMOSトランジスタとしては、例え
ば、「フィールド・エフェクト アンド バイポーラ
パワー トランジスタ フィジクス」（“Field-Effect
and Bipolar Power Transistor Physics"Blicher著、1
981年 Academic Press発行、pp.280〜282）に記載され
ているものがある。
ば、「フィールド・エフェクト アンド バイポーラ
パワー トランジスタ フィジクス」（“Field-Effect
and Bipolar Power Transistor Physics"Blicher著、1
981年 Academic Press発行、pp.280〜282）に記載され
ているものがある。
第２図は、上記のごとき縦型パワーMOSトランジスタ
の一例の断面図である。
の一例の断面図である。
第２図において、高濃度n+基板８上にドレイン領域７
が形成されている。また、そのドレイン領域７の表面近
傍の一部にはチャネル形成領域２が形成され、さらにそ
のチャネル形成領域２の表面近傍の一部にはソース領域
１が形成されている。また、チャネル形成領域２の一部
の上にはソース領域１とドレイン領域７との双方にまた
がってゲート酸化膜３を介してゲート電極４が形成され
ている。そのゲート電極４の表面は層間絶縁膜５で覆わ
れている。また、その上には全面にソース電極６が形成
され、層間絶縁膜５で覆われていない部分、すなわち、
ソース領域１およびチャネル形成領域２の一部はソース
電極６に直接に接続されている。なお、第２図において
は、チャネル形成領域２をソース電極に直接接続する代
わりに、チャネル形成領域２の表面付近に高濃度p+領域
10を形成し、それを介してソース電極６に接続した構造
を示している。また、９はドレイン電極である。
が形成されている。また、そのドレイン領域７の表面近
傍の一部にはチャネル形成領域２が形成され、さらにそ
のチャネル形成領域２の表面近傍の一部にはソース領域
１が形成されている。また、チャネル形成領域２の一部
の上にはソース領域１とドレイン領域７との双方にまた
がってゲート酸化膜３を介してゲート電極４が形成され
ている。そのゲート電極４の表面は層間絶縁膜５で覆わ
れている。また、その上には全面にソース電極６が形成
され、層間絶縁膜５で覆われていない部分、すなわち、
ソース領域１およびチャネル形成領域２の一部はソース
電極６に直接に接続されている。なお、第２図において
は、チャネル形成領域２をソース電極に直接接続する代
わりに、チャネル形成領域２の表面付近に高濃度p+領域
10を形成し、それを介してソース電極６に接続した構造
を示している。また、９はドレイン電極である。
パワーMOSトランジスタにおいては、上記のごとき構
成のセルが数千〜数万個並列に接続された構造を有して
いる。
成のセルが数千〜数万個並列に接続された構造を有して
いる。
上記のごとき縦型パワーMOSトランジスタにおいて
は、ソース・ゲート間でショートが発生するという問題
がある。以下、第３図に基づいて上記の問題を説明す
る。
は、ソース・ゲート間でショートが発生するという問題
がある。以下、第３図に基づいて上記の問題を説明す
る。
第３図は、前記第２図の縦型パワーMOSトランジスタ
の１セル分を拡大して示した断面図である。
の１セル分を拡大して示した断面図である。
第３図において、層間絶縁膜５は、通常PSG膜（高濃
度にリンがドープされたSiO2膜）をCVD法によって形成
したものである。このようなPSG膜においては、時折、P
SG膜の下地に形成されているゲート電極４（通常ポリSi
から成る）の全体を十分に被覆することができずに、ス
テップカバレージ不良となり、ソース・ゲート間のショ
ート領域100が発生することがある。
度にリンがドープされたSiO2膜）をCVD法によって形成
したものである。このようなPSG膜においては、時折、P
SG膜の下地に形成されているゲート電極４（通常ポリSi
から成る）の全体を十分に被覆することができずに、ス
テップカバレージ不良となり、ソース・ゲート間のショ
ート領域100が発生することがある。
この不良を防止するために、従来各種の方法が考えら
れてきた。
れてきた。
例えば、上記のPSG膜をデポジションした後に高温で
リフローすることにより、ステップカバーレージ不良を
なくす方法も用いられているが、その方法においては高
温熱処理が必要なため、その処理以前に形成されている
ソース領域１が深く拡散されてしまうので、微細化に適
さないという欠点を有している。
リフローすることにより、ステップカバーレージ不良を
なくす方法も用いられているが、その方法においては高
温熱処理が必要なため、その処理以前に形成されている
ソース領域１が深く拡散されてしまうので、微細化に適
さないという欠点を有している。
また、PSG膜のリン濃度を上げれば低温でリフローす
ることも可能であるが、その方法ではPSG膜の吸水性が
極端に上がるので、PSG膜に含まれているリンが容易に
リン酸に変わり、Alで形成されたソース電極の腐食が生
じるという問題がある。
ることも可能であるが、その方法ではPSG膜の吸水性が
極端に上がるので、PSG膜に含まれているリンが容易に
リン酸に変わり、Alで形成されたソース電極の腐食が生
じるという問題がある。
また、PSG膜の膜厚を厚くすることによってステップ
カバレージ不良を改善することも可能であるが、厚くす
るとクラックが発生しやすくなるという問題やコンタク
ト部の微細加工が困難になるという問題が生じる。
カバレージ不良を改善することも可能であるが、厚くす
るとクラックが発生しやすくなるという問題やコンタク
ト部の微細加工が困難になるという問題が生じる。
本発明は、上記のごとき従来技術の問題を解決するた
めになされたものであり、上記のごとき派生する他の問
題を生じることなしに、ゲート電極エッジにおけるゲー
トとソース間のショートを有効に防止することの出来る
縦型パワーMOSトランジスタを提供することを目的とす
る。
めになされたものであり、上記のごとき派生する他の問
題を生じることなしに、ゲート電極エッジにおけるゲー
トとソース間のショートを有効に防止することの出来る
縦型パワーMOSトランジスタを提供することを目的とす
る。
上記の目的を達成するため、本発明においては、ドレ
インとして働く第１導電型の半導体基板内に形成された
第２導電型のチャネル形成領域と、該チャネル形成領域
内に形成された第１導電型のソース領域と、該チャネル
形成領域の表面上に絶縁膜を介して上記ソース領域と半
導体基板との双方にまたがって形成されたゲート電極
と、該ゲート電極を覆うように形成された層間絶縁膜
と、それらの上に形成されたソース電極とを備えた縦型
パワーMOSトランジスタにおいて、上記ソース領域およ
びチャンネル形成領域にオーミックコンタクトを取るオ
ーミックコンタクト電極と、該オーミックコンタクト電
極と上記ソース電極とを接続する細い架け橋状の連結領
域とを備え、上記ソース領域およびチャンネル形成領域
と上記ソース電極とを上記の連結領域を介して接続する
ように構成している。
インとして働く第１導電型の半導体基板内に形成された
第２導電型のチャネル形成領域と、該チャネル形成領域
内に形成された第１導電型のソース領域と、該チャネル
形成領域の表面上に絶縁膜を介して上記ソース領域と半
導体基板との双方にまたがって形成されたゲート電極
と、該ゲート電極を覆うように形成された層間絶縁膜
と、それらの上に形成されたソース電極とを備えた縦型
パワーMOSトランジスタにおいて、上記ソース領域およ
びチャンネル形成領域にオーミックコンタクトを取るオ
ーミックコンタクト電極と、該オーミックコンタクト電
極と上記ソース電極とを接続する細い架け橋状の連結領
域とを備え、上記ソース領域およびチャンネル形成領域
と上記ソース電極とを上記の連結領域を介して接続する
ように構成している。
上記のように構成したことにより、本発明において
は、上記ソース領域およびチャンネル形成領域の接続部
分とソース電極とが従来のように全面で接続されるので
はなく、細い架け橋状の連結領域を介して接続されるの
で、その連結領域の部分の層間絶縁膜（PSG膜）のみが
正常であれば、ショートが発生することがない。すなわ
ち、ソース・ゲート間のショートの原因となるゲート電
極エッジ上の電極部分を極力小さくするように構成して
いるので、ゲート・ソース間のショートの発生確率を大
幅に減少させることが出来る。
は、上記ソース領域およびチャンネル形成領域の接続部
分とソース電極とが従来のように全面で接続されるので
はなく、細い架け橋状の連結領域を介して接続されるの
で、その連結領域の部分の層間絶縁膜（PSG膜）のみが
正常であれば、ショートが発生することがない。すなわ
ち、ソース・ゲート間のショートの原因となるゲート電
極エッジ上の電極部分を極力小さくするように構成して
いるので、ゲート・ソース間のショートの発生確率を大
幅に減少させることが出来る。
第１図は、本発明の一実施例図であり、（ａ）はＡ−
Ａ′断面図、（ｂ）は平面図を示す。
Ａ′断面図、（ｂ）は平面図を示す。
第１図において、高濃度n+基板８上にドレイン領域７
が形成されている。また、そのドレイン領域７の表面近
傍の一部にはチャネル形成領域２が形成され、さらにそ
のチャネル形成領域２の表面近傍の一部にはソース領域
１が形成されている。また、チャネル形成領域２の一部
の上にはソース領域１とドレイン領域７との双方にまた
がってゲート酸化膜３を介してゲート電極４が形成され
ている。そのゲート電極４の表面は層間絶縁膜５で覆わ
れている。また、９はドレイン電極である。上記の構成
は前記第２図の従来装置と同様である。
が形成されている。また、そのドレイン領域７の表面近
傍の一部にはチャネル形成領域２が形成され、さらにそ
のチャネル形成領域２の表面近傍の一部にはソース領域
１が形成されている。また、チャネル形成領域２の一部
の上にはソース領域１とドレイン領域７との双方にまた
がってゲート酸化膜３を介してゲート電極４が形成され
ている。そのゲート電極４の表面は層間絶縁膜５で覆わ
れている。また、９はドレイン電極である。上記の構成
は前記第２図の従来装置と同様である。
しかし、前記第２図の従来装置においては、上記の構
成の表面全面にソース電極６を形成し、層間絶縁膜５で
覆われていない部分（ソース領域１の一部および高濃度
p+領域10）の表面全体が直接ソース電極６に接続されて
いるが、本実施例においては、層間絶縁膜５で覆われて
いない部分（ソース領域１の一部および高濃度p+領域1
0）の表面にはオーミックコンタクト電極21が形成さ
れ、このオーミックコンタクト電極21は、細い架け橋上
の連結領域22を介してソース電極16と接続されている。
すなわち、（ｂ）の平面図に示すように、ソース電極16
は表面全面に形成されるのではなく、層間絶縁膜５の一
部が円弧状に表面上に現れ、細い連結領域22の部分だけ
を介してオーミックコンタクト電極21とソース電極16と
が接続されるようになっている。なお、連結領域22は、
例えばソース電極16およびオーミックコンタクト電極21
と同一材質、同一膜厚で形成されている。また、102は
ゲート電極４のエッジ部分である。
成の表面全面にソース電極６を形成し、層間絶縁膜５で
覆われていない部分（ソース領域１の一部および高濃度
p+領域10）の表面全体が直接ソース電極６に接続されて
いるが、本実施例においては、層間絶縁膜５で覆われて
いない部分（ソース領域１の一部および高濃度p+領域1
0）の表面にはオーミックコンタクト電極21が形成さ
れ、このオーミックコンタクト電極21は、細い架け橋上
の連結領域22を介してソース電極16と接続されている。
すなわち、（ｂ）の平面図に示すように、ソース電極16
は表面全面に形成されるのではなく、層間絶縁膜５の一
部が円弧状に表面上に現れ、細い連結領域22の部分だけ
を介してオーミックコンタクト電極21とソース電極16と
が接続されるようになっている。なお、連結領域22は、
例えばソース電極16およびオーミックコンタクト電極21
と同一材質、同一膜厚で形成されている。また、102は
ゲート電極４のエッジ部分である。
次に、第４図に基づいて作用を説明する。
第４図は、本実施例の縦型パワーMOSトランジスタの
１セル分を拡大した平面図である。
１セル分を拡大した平面図である。
第４図において、101は、ゲート電極エッジ102（第３
図のゲート電極４のエッジ部分）上に発生したPSGステ
ップカバレッジ不良領域（前記第３図の100に相当）を
示している。このPSGステップカバレッジ不良領域101
は、通常はゲート電極エッジ102上の一部にのみ発生す
る。
図のゲート電極４のエッジ部分）上に発生したPSGステ
ップカバレッジ不良領域（前記第３図の100に相当）を
示している。このPSGステップカバレッジ不良領域101
は、通常はゲート電極エッジ102上の一部にのみ発生す
る。
仮りに、前記第３図に示したごとき従来例のソース電
極の構成、すなわち全面にソース電極を形成した構成で
あれば、上記第４図に示すようなPSGステップカバレッ
ジ不良領域101が発生した場合には、確実にソース・ゲ
ート間のショートを引き起こし、そのセルは不良とな
る。そのため、そのようなセルが数千〜数万個並列に接
続されて集積化された縦型パワーMOSトランジスタのチ
ップは、上記のごとき１個のセルの不良のために全体が
不良品となってしまう。
極の構成、すなわち全面にソース電極を形成した構成で
あれば、上記第４図に示すようなPSGステップカバレッ
ジ不良領域101が発生した場合には、確実にソース・ゲ
ート間のショートを引き起こし、そのセルは不良とな
る。そのため、そのようなセルが数千〜数万個並列に接
続されて集積化された縦型パワーMOSトランジスタのチ
ップは、上記のごとき１個のセルの不良のために全体が
不良品となってしまう。
それに対して本実施例による電極構成においては、ソ
ース電極16とオーミックコンタクト領域21とが層間絶縁
膜５で分けられており、ゲート電極エッジ102のうち極
く一部のみが連結領域22とクロスするようになっている
ため、PSGステップカバレッジ不良領域101と連結領域22
とが接触してソース・ゲート間ショートになる確率は、
従来に比べ格段に減少する。そしてこの連結領域22の幅
が細い程ソース・ゲート間ショートになる確率は低下す
る。
ース電極16とオーミックコンタクト領域21とが層間絶縁
膜５で分けられており、ゲート電極エッジ102のうち極
く一部のみが連結領域22とクロスするようになっている
ため、PSGステップカバレッジ不良領域101と連結領域22
とが接触してソース・ゲート間ショートになる確率は、
従来に比べ格段に減少する。そしてこの連結領域22の幅
が細い程ソース・ゲート間ショートになる確率は低下す
る。
次に、第５図は、本発明の第２の実施例図であり、
（ａ）はＢ−Ｂ′断面図、（ｂ）は平面図を示す。
（ａ）はＢ−Ｂ′断面図、（ｂ）は平面図を示す。
この実施例は、前記第１図に示した第１の実施例と基
本的には同じ構成を有している。しかし、本実施例にお
いては、連結領域42の膜厚が異なっている。すなわち、
前記第１図の実施例においては、連結領域22はソース電
極16およびオーミックコンタクト電極21と同一材質、同
一膜厚で形成されているが、本実施例の場合は、連結領
域42はソース電極36やオーミックコンタクト電極41より
も薄い膜厚となっている。
本的には同じ構成を有している。しかし、本実施例にお
いては、連結領域42の膜厚が異なっている。すなわち、
前記第１図の実施例においては、連結領域22はソース電
極16およびオーミックコンタクト電極21と同一材質、同
一膜厚で形成されているが、本実施例の場合は、連結領
域42はソース電極36やオーミックコンタクト電極41より
も薄い膜厚となっている。
上記のように、連結領域42の膜厚を薄くすることによ
り、連結領域42の幅を微細化するのがより容易になり、
そのためソース・ゲート間ショートによる不具合発生の
確率をより減少させることが可能となる。また、この連
結領域42の材質は、ソース電極36およびオーミックコン
タクト電極41と同一にする必要はない。
り、連結領域42の幅を微細化するのがより容易になり、
そのためソース・ゲート間ショートによる不具合発生の
確率をより減少させることが可能となる。また、この連
結領域42の材質は、ソース電極36およびオーミックコン
タクト電極41と同一にする必要はない。
次に、第６図は本発明の第３の実施例図であり、断面
図およびコンタクト連結電極の平面図を示す。
図およびコンタクト連結電極の平面図を示す。
この実施例においては、薄いコンタクト連結電極81を
形成した後、その上に一部を除いて第２の層間絶縁膜82
を形成し、その上の全面にソース電極76を形成してい
る。なお、コンタクト連結電極81の平面図形は、図示の
ごとく、前記第４図のオーミックコンタクト電極21と連
結領域22とを合わせた形状にソース電極への接続領域83
を加えた形状となっている。この場合、コンタクト連結
電極81は、前記第１及び第２の実施例に示されているオ
ーミックコンタクト電極と連結領域との２つの役割を果
していることになる。
形成した後、その上に一部を除いて第２の層間絶縁膜82
を形成し、その上の全面にソース電極76を形成してい
る。なお、コンタクト連結電極81の平面図形は、図示の
ごとく、前記第４図のオーミックコンタクト電極21と連
結領域22とを合わせた形状にソース電極への接続領域83
を加えた形状となっている。この場合、コンタクト連結
電極81は、前記第１及び第２の実施例に示されているオ
ーミックコンタクト電極と連結領域との２つの役割を果
していることになる。
以上説明してきたように、この発明によれば、縦型パ
ワーMOSトランジスタにおけるソース・ゲート間ショー
トの原因となるゲート電極エッジ上の電極部分を極力小
さくする構成としたため、ゲート・ソース間のショート
の発生確率を大幅に減少させることが出来、それによっ
て歩留まりの大幅な向上を図ることができる、という効
果が得られる。
ワーMOSトランジスタにおけるソース・ゲート間ショー
トの原因となるゲート電極エッジ上の電極部分を極力小
さくする構成としたため、ゲート・ソース間のショート
の発生確率を大幅に減少させることが出来、それによっ
て歩留まりの大幅な向上を図ることができる、という効
果が得られる。
また、実効的なソース電極の面積が減少するため、ソ
ース・ゲート間の寄生容量を減少させることが出来るの
で、従来よりトランジスタの高速動作を可能にすること
が出来る。
ース・ゲート間の寄生容量を減少させることが出来るの
で、従来よりトランジスタの高速動作を可能にすること
が出来る。
第１図は本発明の第１の実施例の断面図および平面図、
第２図は従来装置の一例の断面図、第３図は従来装置の
部分拡大断面図、第４図は本発明の作用を説明するため
の部分拡大平面図、第５図は本発明の第２の実施例の断
面図および平面図、第６図は本発明の第３の実施例の断
面図および平面図である。 〈符号の説明〉 １……ソース領域、２……チャネル形成領域 ３……ゲート酸化膜、４……ゲート電極 ５……層間絶縁膜、６……ソース電極 ７……ドレイン領域、８……高濃度n+絵基板 ９……ドレイン電極、10……高濃度p+絵領域 16……ソース電極 21……オーミックコンタクト電極 22……連結領域 102……ゲート電極エッジ
第２図は従来装置の一例の断面図、第３図は従来装置の
部分拡大断面図、第４図は本発明の作用を説明するため
の部分拡大平面図、第５図は本発明の第２の実施例の断
面図および平面図、第６図は本発明の第３の実施例の断
面図および平面図である。 〈符号の説明〉 １……ソース領域、２……チャネル形成領域 ３……ゲート酸化膜、４……ゲート電極 ５……層間絶縁膜、６……ソース電極 ７……ドレイン領域、８……高濃度n+絵基板 ９……ドレイン電極、10……高濃度p+絵領域 16……ソース電極 21……オーミックコンタクト電極 22……連結領域 102……ゲート電極エッジ
Claims (1)
- 【請求項１】ドレインとして働く第１導電型の半導体基
板内に形成された第２導電型のチャネル形成領域と、該
チャネル形成領域内に形成された第１導電型のソース領
域と、該チャネル形成領域の表面上に絶縁膜を介して上
記ソース領域と半導体基板との双方にまたがって形成さ
れたゲート電極と、該ゲート電極を覆うように形成され
た層間絶縁膜と、それらの上に形成されたソース電極と
を備えた縦型パワーMOSトランジスタにおいて、上記ソ
ース領域およびチャンネル形成領域にオーミックコンタ
クトを取るオーミックコンタクト電極と、該オーミック
コンタクト電極と上記ソース電極とを接続する細い架け
橋状の連結領域とを備え、上記ソース領域およびチャン
ネル形成領域と上記ソース電極とを上記の連結領域を介
して接続したことを特徴とする縦型パワーMOSトランジ
スタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63049657A JP2500807B2 (ja) | 1988-03-04 | 1988-03-04 | 縦型パワ―ｍｏｓトランジスタ |
| US07/318,569 US4972240A (en) | 1988-03-04 | 1989-03-03 | Vertical power MOS transistor |
| DE3906909A DE3906909A1 (de) | 1988-03-04 | 1989-03-03 | Vertikaler mos-leistungstransistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63049657A JP2500807B2 (ja) | 1988-03-04 | 1988-03-04 | 縦型パワ―ｍｏｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01225167A JPH01225167A (ja) | 1989-09-08 |
| JP2500807B2 true JP2500807B2 (ja) | 1996-05-29 |
Family
ID=12837256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63049657A Expired - Lifetime JP2500807B2 (ja) | 1988-03-04 | 1988-03-04 | 縦型パワ―ｍｏｓトランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4972240A (ja) |
| JP (1) | JP2500807B2 (ja) |
| DE (1) | DE3906909A1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5234851A (en) * | 1989-09-05 | 1993-08-10 | General Electric Company | Small cell, low contact assistance rugged power field effect devices and method of fabrication |
| US5072268A (en) * | 1991-03-12 | 1991-12-10 | Power Integrations, Inc. | MOS gated bipolar transistor |
| US5506421A (en) * | 1992-11-24 | 1996-04-09 | Cree Research, Inc. | Power MOSFET in silicon carbide |
| US5719409A (en) * | 1996-06-06 | 1998-02-17 | Cree Research, Inc. | Silicon carbide metal-insulator semiconductor field effect transistor |
| US5894150A (en) * | 1997-12-08 | 1999-04-13 | Magepower Semiconductor Corporation | Cell density improvement in planar DMOS with farther-spaced body regions and novel gates |
| DE19935100B4 (de) * | 1999-07-27 | 2004-10-28 | Infineon Technologies Ag | Halbbrückenkonfiguration |
| JP4666708B2 (ja) * | 1999-10-13 | 2011-04-06 | 新電元工業株式会社 | 電界効果トランジスタ |
| DE102004048278B3 (de) * | 2004-10-05 | 2006-06-01 | X-Fab Semiconductor Foundries Ag | Simulations- und/oder Layoutverfahren für Leistungstransistoren, die für unterschiedliche Leistungen ausgelegt sind |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4837606A (en) * | 1984-02-22 | 1989-06-06 | General Electric Company | Vertical MOSFET with reduced bipolar effects |
| US4769685A (en) * | 1986-10-27 | 1988-09-06 | General Motors Corporation | Recessed-gate junction-MOS field effect transistor |
-
1988
- 1988-03-04 JP JP63049657A patent/JP2500807B2/ja not_active Expired - Lifetime
-
1989
- 1989-03-03 DE DE3906909A patent/DE3906909A1/de active Granted
- 1989-03-03 US US07/318,569 patent/US4972240A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4972240A (en) | 1990-11-20 |
| DE3906909C2 (ja) | 1993-07-08 |
| JPH01225167A (ja) | 1989-09-08 |
| DE3906909A1 (de) | 1989-09-07 |
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| Date | Code | Title | Description |
|---|---|---|---|
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