JPH04274330A - 電力用半導体素子の製造方法 - Google Patents
電力用半導体素子の製造方法Info
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- JPH04274330A JPH04274330A JP3485991A JP3485991A JPH04274330A JP H04274330 A JPH04274330 A JP H04274330A JP 3485991 A JP3485991 A JP 3485991A JP 3485991 A JP3485991 A JP 3485991A JP H04274330 A JPH04274330 A JP H04274330A
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Landscapes
- Bipolar Transistors (AREA)
- Thyristors (AREA)
- Weting (AREA)
- Formation Of Insulating Films (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、主電極間を流れる主電
流制御用のゲート電極を持つ、バイポーラトランジスタ
（ＢＪＴ），絶縁ゲートトランジスタ （ＩＧＢＴ）
，ＭＯＳ型電界効果トランジスタ （ＭＯＳＦＥＴ），
ゲートターンオフサイリスタ （ＧＴＯ） などの電力
用半導体素子の製造方法に関する。
流制御用のゲート電極を持つ、バイポーラトランジスタ
（ＢＪＴ），絶縁ゲートトランジスタ （ＩＧＢＴ）
，ＭＯＳ型電界効果トランジスタ （ＭＯＳＦＥＴ），
ゲートターンオフサイリスタ （ＧＴＯ） などの電力
用半導体素子の製造方法に関する。
【０００２】
【従来の技術】電力用半導体素子の半導体基体上の電極
と外部端子との間に信頼性の高い接続を行うために加圧
接触構造を採用することはよく知られている。電力用半
導体素子がゲート電極をもつ場合、主電極と接触板との
加圧接触が、ゲート電極に圧力が加わらないように、ま
た接触板とゲート電極との間に短絡が起こらないように
する必要がある。そのためには、例えば図２に示したＧ
ＴＯにおけるように、ｐエミッタ層２１， ｎベース層
２２， ｐベース層２３， ｎエミッタ層２４からなり
、金属基板２５の上に固着されたＧＴＯ基体のエミッタ
電極２６の設けられるｎエミッタ層２４がゲート電極２
７の設けられるｐベース層２３から突出した段差電極構
造が作られ、エミッタ電極２６とゲート電極２７が電気
的に分離される。そして、突出したエミッタ電極２６は
金属接触板２８により、加圧接触が可能となる。
と外部端子との間に信頼性の高い接続を行うために加圧
接触構造を採用することはよく知られている。電力用半
導体素子がゲート電極をもつ場合、主電極と接触板との
加圧接触が、ゲート電極に圧力が加わらないように、ま
た接触板とゲート電極との間に短絡が起こらないように
する必要がある。そのためには、例えば図２に示したＧ
ＴＯにおけるように、ｐエミッタ層２１， ｎベース層
２２， ｐベース層２３， ｎエミッタ層２４からなり
、金属基板２５の上に固着されたＧＴＯ基体のエミッタ
電極２６の設けられるｎエミッタ層２４がゲート電極２
７の設けられるｐベース層２３から突出した段差電極構
造が作られ、エミッタ電極２６とゲート電極２７が電気
的に分離される。そして、突出したエミッタ電極２６は
金属接触板２８により、加圧接触が可能となる。
【０００３】類似の段差電極構造は加圧接触形ＢＪＴの
エミッタ電極， ベース電極間にも適用される。
エミッタ電極， ベース電極間にも適用される。
【０００４】このような段差は、従来、所要の各層を形
成した平らな基体の一面上に酸化膜によりマスクを設け
、弗硝酸などを用いたエッチングにより形成していた。
成した平らな基体の一面上に酸化膜によりマスクを設け
、弗硝酸などを用いたエッチングにより形成していた。
【０００５】
【発明が解決しようとする課題】従来の段差電極構造の
形成方法では、段差のある基体に表面に酸化膜パターン
， 電極パターンなどの形成を行わなければならないた
め、各パターンの最小寸法で２００ 〜３００ μｍが
限界である。電力用半導体素子の制御特性を向上させる
ためには、素子を多数の微小な素子ユニットに分割する
ことが行われ、素子の高性能化のためにはパターンの一
層の微細化が必要とされるが、半導体基体表面に段差が
ある状態ではフォト工程での精度を上げられないという
欠点がある。
形成方法では、段差のある基体に表面に酸化膜パターン
， 電極パターンなどの形成を行わなければならないた
め、各パターンの最小寸法で２００ 〜３００ μｍが
限界である。電力用半導体素子の制御特性を向上させる
ためには、素子を多数の微小な素子ユニットに分割する
ことが行われ、素子の高性能化のためにはパターンの一
層の微細化が必要とされるが、半導体基体表面に段差が
ある状態ではフォト工程での精度を上げられないという
欠点がある。
【０００６】本発明の目的は、上述の問題を解決し、素
子ユニットをさらに微細化した場合にも主電極， ゲー
ト電極間の電気的分離を確保した加圧接触が可能である
段差電極構造をもつ電力用半導体素子の製造方法を提供
することにある。
子ユニットをさらに微細化した場合にも主電極， ゲー
ト電極間の電気的分離を確保した加圧接触が可能である
段差電極構造をもつ電力用半導体素子の製造方法を提供
することにある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の電力用半導体素子の製造方法は、平行な
二つの主面を有する半導体基板にそれぞれ所定の導電型
をもつ所定の領域を形成する工程と、その半導体基板の
一主面を所定の位置に開口部を有する絶縁膜によって被
覆する工程と、半導体基板のその絶縁膜を被覆した主面
上に低抵抗の半導体層を堆積する工程と、その半導体層
のうち前記絶縁膜の所定の開口部の上に存在する部分を
残して他の部分を除去する工程とを含むものとする。そ
して、半導体がシリコンであって半導体層の堆積がＳｉ
ＨＣｌ３ を用いたＣＶＤ法によること、堆積半導体層
の厚さは１０μｍ以上であること、あるいは堆積半導体
層の残された部分の上に金属膜を被覆することが有効で
ある。
めに、本発明の電力用半導体素子の製造方法は、平行な
二つの主面を有する半導体基板にそれぞれ所定の導電型
をもつ所定の領域を形成する工程と、その半導体基板の
一主面を所定の位置に開口部を有する絶縁膜によって被
覆する工程と、半導体基板のその絶縁膜を被覆した主面
上に低抵抗の半導体層を堆積する工程と、その半導体層
のうち前記絶縁膜の所定の開口部の上に存在する部分を
残して他の部分を除去する工程とを含むものとする。そ
して、半導体がシリコンであって半導体層の堆積がＳｉ
ＨＣｌ３ を用いたＣＶＤ法によること、堆積半導体層
の厚さは１０μｍ以上であること、あるいは堆積半導体
層の残された部分の上に金属膜を被覆することが有効で
ある。
【０００８】また、半導体基板が第一導電型の第一領域
とその第一領域の表面層内に選択的に形成された第二導
電型の第二領域とその第二領域の表面層内に選択的に形
成された第一導電型の第三領域とを有し、第二領域の第
一， 第三領域にはさまれた部分の表面上に第一絶縁膜
を介するゲート電極が、第二，第三領域に共通に接触す
るソース電極がそれぞれ設けられ、ゲート電極とソース
電極が第二絶縁膜で絶縁される素子の製造方法であって
、堆積半導体層は第二絶縁膜の開口部に露出する第二，
第三領域上に残されてソース電極となるか、あるいは
堆積半導体層は第二絶縁膜の開口部に露出する第二，
第三領域上では第二絶縁膜の上面とほぼ同一平面まで除
去されてソース電極となり、第二絶縁膜の開口部に露出
する第三領域の存在しない第二領域上に残されてソース
電極と段差があり、ソース電極と表面を被覆する金属膜
で接続される電極となることが有効である。
とその第一領域の表面層内に選択的に形成された第二導
電型の第二領域とその第二領域の表面層内に選択的に形
成された第一導電型の第三領域とを有し、第二領域の第
一， 第三領域にはさまれた部分の表面上に第一絶縁膜
を介するゲート電極が、第二，第三領域に共通に接触す
るソース電極がそれぞれ設けられ、ゲート電極とソース
電極が第二絶縁膜で絶縁される素子の製造方法であって
、堆積半導体層は第二絶縁膜の開口部に露出する第二，
第三領域上に残されてソース電極となるか、あるいは
堆積半導体層は第二絶縁膜の開口部に露出する第二，
第三領域上では第二絶縁膜の上面とほぼ同一平面まで除
去されてソース電極となり、第二絶縁膜の開口部に露出
する第三領域の存在しない第二領域上に残されてソース
電極と段差があり、ソース電極と表面を被覆する金属膜
で接続される電極となることが有効である。
【０００９】
【作用】半導体基体への所定の導電型をもつ各領域の形
成および主面上の絶縁膜パターンの形成などは、平行な
二つの主面をもつ半導体基体に対して行われるから、高
精度を実現することができ、パターンの微細化が可能で
ある。そして、加圧接触は、堆積半導体層の除去された
部分より一段突出した低抵抗の堆積半導体層によって形
成される段差電極によって行うことができ、突出部が基
体と同一材料であるため破損のおそれがない。
成および主面上の絶縁膜パターンの形成などは、平行な
二つの主面をもつ半導体基体に対して行われるから、高
精度を実現することができ、パターンの微細化が可能で
ある。そして、加圧接触は、堆積半導体層の除去された
部分より一段突出した低抵抗の堆積半導体層によって形
成される段差電極によって行うことができ、突出部が基
体と同一材料であるため破損のおそれがない。
【００１０】
【実施例】以下図を引用して本発明のＩＧＢＴにおける
実施例について説明する。図１（ａ） 〜（ｃ） は本
発明の一実施例のＩＧＢＴのユニットセルについての製
造工程を示し、図一（ａ） は、従来のウエーハプロセ
スによりｎ− シリコン基板１の一面側の表面層に全面
にわたってｐドレイン層２、他面側の表面層内に選択的
にｐウエル３、ｐウエルの表面層内に選択的にｎソース
領域４、そしてその表面上にゲート酸化膜５を介して多
結晶シリコンからなるゲート電極６を形成し、ゲート電
極上をＰＳＧ膜７で覆った状態である。そして一部のｐ
ウエル３１にはソース領域４が形成されておらない。Ｐ
ＳＧ膜７の開口部８１ではｐウエル３およびソース領域
４が露出し、他の開口部８２ではｐウエル３１が露出し
ている。ここまでのウエーハプロセスは平らなシリコン
基板に対して行われるので、通常のプロセス並の精度が
得られる。
実施例について説明する。図１（ａ） 〜（ｃ） は本
発明の一実施例のＩＧＢＴのユニットセルについての製
造工程を示し、図一（ａ） は、従来のウエーハプロセ
スによりｎ− シリコン基板１の一面側の表面層に全面
にわたってｐドレイン層２、他面側の表面層内に選択的
にｐウエル３、ｐウエルの表面層内に選択的にｎソース
領域４、そしてその表面上にゲート酸化膜５を介して多
結晶シリコンからなるゲート電極６を形成し、ゲート電
極上をＰＳＧ膜７で覆った状態である。そして一部のｐ
ウエル３１にはソース領域４が形成されておらない。Ｐ
ＳＧ膜７の開口部８１ではｐウエル３およびソース領域
４が露出し、他の開口部８２ではｐウエル３１が露出し
ている。ここまでのウエーハプロセスは平らなシリコン
基板に対して行われるので、通常のプロセス並の精度が
得られる。
【００１１】図１（ｂ） では、シリコン基板１のソー
ス領域４側に全面にシリコンを成長， 堆積させる。こ
の成長， 堆積は、通常のシリコンのエピタキシャル成
長と同様にエピタキシャル炉を用い、ＳｉＨＣｌ３
（トリクロロシラン） 雰囲気にして１０００℃におい
て約１５分間ＳｉＨＣｌ３ ＋Ｂ２ Ｈ６ を流すこと
によって行った。これにより約２０μｍの厚さのシリコ
ン層１０が基板上に成長， 堆積した。成長， 堆積と
記したのは領域８１， ８２ではシリコン面が露出して
いるため、シリコンのエピタキシャル成長が起こってお
り、他の部分はＰＳＧ膜７の上にシリコンが堆積して多
結晶シリコンになっている。シリコン層１０にはほう素
がドープされており、Ｂ濃度は１０１９／ｃｍ３ 程度
であって低抵抗になっている。
ス領域４側に全面にシリコンを成長， 堆積させる。こ
の成長， 堆積は、通常のシリコンのエピタキシャル成
長と同様にエピタキシャル炉を用い、ＳｉＨＣｌ３
（トリクロロシラン） 雰囲気にして１０００℃におい
て約１５分間ＳｉＨＣｌ３ ＋Ｂ２ Ｈ６ を流すこと
によって行った。これにより約２０μｍの厚さのシリコ
ン層１０が基板上に成長， 堆積した。成長， 堆積と
記したのは領域８１， ８２ではシリコン面が露出して
いるため、シリコンのエピタキシャル成長が起こってお
り、他の部分はＰＳＧ膜７の上にシリコンが堆積して多
結晶シリコンになっている。シリコン層１０にはほう素
がドープされており、Ｂ濃度は１０１９／ｃｍ３ 程度
であって低抵抗になっている。
【００１２】図１（ｃ） では、成長， 堆積したシリ
コン層１０のエッチングを行う。よく知られたフォトプ
ロセスによりＰＳＧ膜７の開口部８２の上のシリコン層
１０の上のみを酸化膜で覆い、例えば弗酸，硝酸なるエ
ッチング液を用いてＰＳＧ膜７のやや上までエッチング
した。エッチングの終点はエッチング時間で決めた。Ｐ
ＳＧ膜７の開口部８１の上ではシリコン層１０がＰＳＧ
膜７のほぼ上面の高さまで残ってｐ層３およびｎ層４に
接触するソース電極１１となる。エッチングされない開
口部８２の上のシリコン層１０は段差集電電極１２とな
る。そして主電流をソース電極１１から集電電極１２へ
集めるためシリコン層１０の上にＡｌ−Ｓｉ合金膜１３
を形成した。一方、ドレイン層２の上にドレイン電極１
４をＡｌ−Ｓｉ合金で形成した。
コン層１０のエッチングを行う。よく知られたフォトプ
ロセスによりＰＳＧ膜７の開口部８２の上のシリコン層
１０の上のみを酸化膜で覆い、例えば弗酸，硝酸なるエ
ッチング液を用いてＰＳＧ膜７のやや上までエッチング
した。エッチングの終点はエッチング時間で決めた。Ｐ
ＳＧ膜７の開口部８１の上ではシリコン層１０がＰＳＧ
膜７のほぼ上面の高さまで残ってｐ層３およびｎ層４に
接触するソース電極１１となる。エッチングされない開
口部８２の上のシリコン層１０は段差集電電極１２とな
る。そして主電流をソース電極１１から集電電極１２へ
集めるためシリコン層１０の上にＡｌ−Ｓｉ合金膜１３
を形成した。一方、ドレイン層２の上にドレイン電極１
４をＡｌ−Ｓｉ合金で形成した。
【００１３】このようにして作成された段差集電電極１
２は、幅２００ μｍ， 高さ２０μｍ， 長さ１ｍｍ
の寸法をもつ。 このようなユニットセルを多数１枚のシリコン基板に形
成した。そして各段差集電極１２に図２に示したように
金属接触板を加圧接触させることができ、加圧接触型の
ＩＧＢＴが完成する。なお、ｐ層２をｎ層にすればＭＯ
ＳＦＥＴとなり、本発明は全く同様に実施できる。
２は、幅２００ μｍ， 高さ２０μｍ， 長さ１ｍｍ
の寸法をもつ。 このようなユニットセルを多数１枚のシリコン基板に形
成した。そして各段差集電極１２に図２に示したように
金属接触板を加圧接触させることができ、加圧接触型の
ＩＧＢＴが完成する。なお、ｐ層２をｎ層にすればＭＯ
ＳＦＥＴとなり、本発明は全く同様に実施できる。
【００１４】図３は本発明の別の実施例のＩＧＢＴのユ
ニットセルについての製造工程を示し、図１と共通の部
分には同一の符号が付されている。この場合は各ソース
領域４の上を含む絶縁膜７の開口部上にソース電極を兼
ねる段差電極１５を形成したもので、図１に示した工程
と異なるのは、図２（ｂ） で成長， 堆積したシリコ
ン層１０の上をＰＳＧ膜７のｐウエル３およびソース領
域４を露出させる開口部８１のすべての上方で酸化膜で
覆ったことで、同図（ｃ） のようにエッチングした。 エッチングの終点は上記の実施例と同様である。エッチ
ング後各段差ソース電極１５上にＡｌ−Ｓｉ合金膜１３
を形成した。
ニットセルについての製造工程を示し、図１と共通の部
分には同一の符号が付されている。この場合は各ソース
領域４の上を含む絶縁膜７の開口部上にソース電極を兼
ねる段差電極１５を形成したもので、図１に示した工程
と異なるのは、図２（ｂ） で成長， 堆積したシリコ
ン層１０の上をＰＳＧ膜７のｐウエル３およびソース領
域４を露出させる開口部８１のすべての上方で酸化膜で
覆ったことで、同図（ｃ） のようにエッチングした。 エッチングの終点は上記の実施例と同様である。エッチ
ング後各段差ソース電極１５上にＡｌ−Ｓｉ合金膜１３
を形成した。
【００１５】このようにして作成された段差ソース電極
１５は幅２０μｍ， 高さ２０μｍ， 長さ１ｍｍの寸
法をもつ。そして１枚のシリコン基板上に多数形成され
たこのような段差ソース電極１５に金属接触板を加圧接
触させることにより、加圧接触型ＩＧＢＴが完成する。
１５は幅２０μｍ， 高さ２０μｍ， 長さ１ｍｍの寸
法をもつ。そして１枚のシリコン基板上に多数形成され
たこのような段差ソース電極１５に金属接触板を加圧接
触させることにより、加圧接触型ＩＧＢＴが完成する。
【００１６】図１および図３に示したＩＧＢＴユニット
セルを直径３インチのシリコン基板に作成し、両面から
金属接触板を段差電極１２， １５およびトランジスタ
電極１４に対して３トンの圧力で加圧接触させたが、段
差電極が破壊することがなく、ゲート電極６には圧力が
加わらないため、ゲート特性の異常は発生しなかった。 このようにゲート電極６に機械的なひずみを与えること
なく、また段差電極， ゲート電極間の短絡発生を確実
に防止するためには、段差の高さ，すなわちシリコン層
１０の厚さは１０μｍ以上必要であることがわかった。
セルを直径３インチのシリコン基板に作成し、両面から
金属接触板を段差電極１２， １５およびトランジスタ
電極１４に対して３トンの圧力で加圧接触させたが、段
差電極が破壊することがなく、ゲート電極６には圧力が
加わらないため、ゲート特性の異常は発生しなかった。 このようにゲート電極６に機械的なひずみを与えること
なく、また段差電極， ゲート電極間の短絡発生を確実
に防止するためには、段差の高さ，すなわちシリコン層
１０の厚さは１０μｍ以上必要であることがわかった。
【００１７】
【発明の効果】本発明によれば、加圧接触のために段差
のある電極を半導体基体自体に段差を形成することによ
らないで、平らな半導体基板面上に低抵抗の半導体層を
堆積し、段差電極以外の部分を除去することによって形
成したので、加圧しても段差電極部で破壊されることが
なく、ゲート電極， 段差電極間の絶縁が確保され、ゲ
ート領域に圧力がかからないのでゲート特性の異常の発
生しない、信頼性の高い電力用半導体素子を得ることが
できた。
のある電極を半導体基体自体に段差を形成することによ
らないで、平らな半導体基板面上に低抵抗の半導体層を
堆積し、段差電極以外の部分を除去することによって形
成したので、加圧しても段差電極部で破壊されることが
なく、ゲート電極， 段差電極間の絶縁が確保され、ゲ
ート領域に圧力がかからないのでゲート特性の異常の発
生しない、信頼性の高い電力用半導体素子を得ることが
できた。
【００１８】そして、本発明によれば、平らな半導体基
板に対してウエーハプロセスを適用できるため、段差の
ある半導体基体におけるのと異なり、各パターンの高精
度が維持できる。また、半導体層の堆積をエピタキシャ
ル法と同様にして行えば、半導体基板内の拡散領域の寸
法にも影響を与えることがなく、微細化された高性能の
電力用半導体素子が得られる。
板に対してウエーハプロセスを適用できるため、段差の
ある半導体基体におけるのと異なり、各パターンの高精
度が維持できる。また、半導体層の堆積をエピタキシャ
ル法と同様にして行えば、半導体基板内の拡散領域の寸
法にも影響を与えることがなく、微細化された高性能の
電力用半導体素子が得られる。
【００１９】なお、本発明は上述の実施例について述べ
たＩＧＢＴ， ＭＯＳＦＥＴに限らずＢＪＴ， ＧＴＯ
にも実施できることはいうまでもない。
たＩＧＢＴ， ＭＯＳＦＥＴに限らずＢＪＴ， ＧＴＯ
にも実施できることはいうまでもない。
【図１】本発明の一実施例のＩＧＢＴの製造工程を（ａ
），（ｂ），（ｃ） の順に示す断面図
），（ｂ），（ｃ） の順に示す断面図
【図２】従来の加圧接触型ＧＴＯの断面図
【図３】本発
明の別の実施例のＩＧＢＴの製造工程を（ａ），（ｂ）
，（ｃ） の順に示す断面図
明の別の実施例のＩＧＢＴの製造工程を（ａ），（ｂ）
，（ｃ） の順に示す断面図
１ ｎ− シリコン基板
２ ｐドレイン層
３ ｐウエル
３１ ｐウエル
４ ｎソース領域
５ ゲート酸化膜
６ ゲート電極
７ ＰＳＧ膜
１０ シリコン層
１１ ソース電極
１２ 段差集電電極
１３ Ａｌ−Ｓｉ合金膜
１４ ドレイン電極
１５ 段差ソース電極
Claims (6)
- 【請求項１】平行な二つの主面を有する半導体基板にそ
れぞれ所定の導電型をもつ所定の領域を形成する工程と
、その半導体基板をその一主面を所定の位置に開口部を
有する絶縁膜によって被覆する工程と、半導体基板のそ
の絶縁膜を被覆した主面上に低抵抗の半導体層を堆積す
る工程と、その半導体層のうち前記絶縁膜の所定の開口
部の上に存在する部分を残して他の部分を除去する工程
を含むことを特徴とする電力用半導体素子の製造方法。 - 【請求項２】請求項１記載の方法において、半導体がシ
リコンであって半導体層の堆積がトリクロロシランを用
いたＣＶＤ法による電力用半導体素子の製造方法。 - 【請求項３】請求項１あるいは２記載の方法において、
堆積半導体層の厚さが１０μｍ以上である電力用半導体
素子の製造方法。 - 【請求項４】請求項１， ２あるいは３記載の方法にお
いて、堆積半導体層の残された部分の上に金属膜を被覆
する電力用半導体素子の製造方法。 - 【請求項５】請求項１ないし４のいずれかに記載の方法
において、半導体基板が第一導電型の第一領域とその第
一領域の表面層内に選択的に形成された第二領域とその
第二領域の表面層内に選択的に形成された第一導電型の
第三領域とを有し、第二領域の第一， 第二領域にはさ
まれた部分の表面上に第一絶縁膜を介するゲート電極が
、第二， 第三領域に共通に接触するソース電極がそれ
ぞれ設けられ、ゲート電極とソース電極が第二絶縁膜で
絶縁される素子の製造方法であって、堆積半導体層は第
二絶縁膜の開口部に露出する第二， 第三領域上に残さ
れてソース電極となる電力用半導体素子の製造方法。 - 【請求項６】請求項１ないし４のいずれかに記載の方法
において、半導体基板が第一導電型の第一領域とその第
一領域の表面層内に選択的に形成された第二領域とその
第二領域の表面層内に選択的に形成された第一導電型の
第三領域とを有し、第二領域の第一， 第二領域にはさ
まれた部分の表面上に第一絶縁膜を介するゲート電極が
、第二， 第三領域に共通に接触するソース電極がそれ
ぞれ設けられ、ゲート電極とソース電極とが第二絶縁膜
で絶縁される素子の製造方法であって、堆積半導体層は
第二絶縁膜の開口部に露出する第二， 第三領域上では
第二絶縁膜の上面とほぼ同一平面まで除去されてソース
電極となり、第二絶縁膜の開口部に露出する第三領域の
存在しない第二領域上に残されてソース電極と段差があ
り、ソース電極と表面を被覆する金属膜で接続される電
極となる電力用半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3485991A JPH04274330A (ja) | 1991-03-01 | 1991-03-01 | 電力用半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3485991A JPH04274330A (ja) | 1991-03-01 | 1991-03-01 | 電力用半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04274330A true JPH04274330A (ja) | 1992-09-30 |
Family
ID=12425901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3485991A Pending JPH04274330A (ja) | 1991-03-01 | 1991-03-01 | 電力用半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04274330A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04322471A (ja) * | 1991-04-23 | 1992-11-12 | Mitsubishi Electric Corp | Ｍｏｓ型半導体装置およびその製造方法 |
| US5635734A (en) * | 1994-03-16 | 1997-06-03 | Hitachi, Ltd. | Insulated gate type semiconductor device in which the reliability and characteristics thereof are not deteriorated due to pressing action and power inverter using the same |
-
1991
- 1991-03-01 JP JP3485991A patent/JPH04274330A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04322471A (ja) * | 1991-04-23 | 1992-11-12 | Mitsubishi Electric Corp | Ｍｏｓ型半導体装置およびその製造方法 |
| US5635734A (en) * | 1994-03-16 | 1997-06-03 | Hitachi, Ltd. | Insulated gate type semiconductor device in which the reliability and characteristics thereof are not deteriorated due to pressing action and power inverter using the same |
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