JPH1074938A - パワーｍｏｓｆｅｔ - Google Patents
パワーｍｏｓｆｅｔInfo
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- JPH1074938A JPH1074938A JP8230295A JP23029596A JPH1074938A JP H1074938 A JPH1074938 A JP H1074938A JP 8230295 A JP8230295 A JP 8230295A JP 23029596 A JP23029596 A JP 23029596A JP H1074938 A JPH1074938 A JP H1074938A
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- 239000004065 semiconductor Substances 0.000 claims description 11
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
Abstract
(57)【要約】
【課題】 大電流を流すことのできるパワーＭＯＳＦＥ
Ｔを提供する。 【解決手段】 ｎ＋型単結晶シリコン基板１の一主表面
上にｎ型エピタキシャル層２が形成され、その一主表面
にｐ型ウェル領域３が形成され、ｐ型ウェル領域３に内
包されるようにｎ＋型ソース領域４及びｐ＋型ウェル領
域６が形成されている。また、ｎ型エピタキシャル層２
の一主表面上には、シリコン酸化膜５及びゲート酸化膜
７が形成され、ゲート酸化膜７上にはポリシリコン層８
が形成されている。そして、ｎ＋型ソース領域４，ｐ＋
型ウェル領域６及びポリシリコン層８の各々と電気的に
接続されるように、ソース電極１０，ベース電極１１及
びゲート電極１２が形成され、ベース電極１１とゲート
電極１２とは電気的に接続されている。また、ｎ＋型単
結晶シリコン基板１の二主表面上には、ドレイン電極１
３が形成されている。
Ｔを提供する。 【解決手段】 ｎ＋型単結晶シリコン基板１の一主表面
上にｎ型エピタキシャル層２が形成され、その一主表面
にｐ型ウェル領域３が形成され、ｐ型ウェル領域３に内
包されるようにｎ＋型ソース領域４及びｐ＋型ウェル領
域６が形成されている。また、ｎ型エピタキシャル層２
の一主表面上には、シリコン酸化膜５及びゲート酸化膜
７が形成され、ゲート酸化膜７上にはポリシリコン層８
が形成されている。そして、ｎ＋型ソース領域４，ｐ＋
型ウェル領域６及びポリシリコン層８の各々と電気的に
接続されるように、ソース電極１０，ベース電極１１及
びゲート電極１２が形成され、ベース電極１１とゲート
電極１２とは電気的に接続されている。また、ｎ＋型単
結晶シリコン基板１の二主表面上には、ドレイン電極１
３が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、パワーＭＯＳＦＥ
Ｔに関するものである。
Ｔに関するものである。
【０００２】
【従来の技術】図３は、従来例に係るパワーＭＯＳＦＥ
Ｔを示す略断面図である。従来に係るパワーＭＯＳＦＥ
Ｔは、ｎ＋型単結晶シリコン基板１の一主表面上にｎ型
エピタキシャル層２が形成され、ｎ型エピタキシャル層
２の一主表面にｐ型ウェル領域３が形成されている。
Ｔを示す略断面図である。従来に係るパワーＭＯＳＦＥ
Ｔは、ｎ＋型単結晶シリコン基板１の一主表面上にｎ型
エピタキシャル層２が形成され、ｎ型エピタキシャル層
２の一主表面にｐ型ウェル領域３が形成されている。
【０００３】また、ｐ型ウェル領域３に内包されるよう
にｎ＋型ソース領域４が形成され、ｎ型エピタキシャル
層２の一主表面上にシリコン酸化膜５及びゲート酸化膜
７が形成され、ゲート酸化膜７上にはポリシリコン層８
が形成されている。
にｎ＋型ソース領域４が形成され、ｎ型エピタキシャル
層２の一主表面上にシリコン酸化膜５及びゲート酸化膜
７が形成され、ゲート酸化膜７上にはポリシリコン層８
が形成されている。
【０００４】そして、ｎ型エピタキシャル層２のポリシ
リコン層８が形成された面側全面にはシリコン酸化膜９
が形成され、ｎ＋型ソース領域４及びポリシリコン層８
と電気的に接続されるように、ソース電極１０及びゲー
ト電極１２が形成され、ｎ＋型単結晶シリコン基板１の
二主表面上にはドレイン電極１３が形成されている。こ
こで、ｎ＋型単結晶シリコン基板１はドレイン領域とし
て作用する。
リコン層８が形成された面側全面にはシリコン酸化膜９
が形成され、ｎ＋型ソース領域４及びポリシリコン層８
と電気的に接続されるように、ソース電極１０及びゲー
ト電極１２が形成され、ｎ＋型単結晶シリコン基板１の
二主表面上にはドレイン電極１３が形成されている。こ
こで、ｎ＋型単結晶シリコン基板１はドレイン領域とし
て作用する。
【０００５】上述のパワーＭＯＳＦＥＴでは、ゲート電
圧を印加すると、ゲート酸化膜７下のチャネル部分を通
してドレイン・ソース間に電流が流れる。そして、この
パワーＭＯＳＦＥＴを微細加工を用いてセルサイズを小
さくし、一定面積に少しでも多くのＭＯＳＦＥＴを並列
接続することにより、大きなドレイン・ソース間電流を
得ている。
圧を印加すると、ゲート酸化膜７下のチャネル部分を通
してドレイン・ソース間に電流が流れる。そして、この
パワーＭＯＳＦＥＴを微細加工を用いてセルサイズを小
さくし、一定面積に少しでも多くのＭＯＳＦＥＴを並列
接続することにより、大きなドレイン・ソース間電流を
得ている。
【０００６】
【発明が解決しようとする課題】ところが、上述のよう
な構成のパワーＭＯＳＦＥＴでは、如何に微細化を行お
うともチャネル部分にしか電流が流れず、限界があっ
た。
な構成のパワーＭＯＳＦＥＴでは、如何に微細化を行お
うともチャネル部分にしか電流が流れず、限界があっ
た。
【０００７】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、大電流を流すことの
できるパワーＭＯＳＦＥＴを提供することにある。
であり、その目的とするところは、大電流を流すことの
できるパワーＭＯＳＦＥＴを提供することにある。
【０００８】
【課題を解決するための手段】請求項１記載の発明は、
高濃度の第一導電型半導体基板と、該第一導電型半導体
基板の一主表面上に形成された第一導電型エピタキシャ
ル層と、該第一導電型エピタキシャル層の一主表面に形
成された第二導電型不純物領域と、該第二導電型不純物
領域に内包されるように形成された高濃度の第一導電型
不純物領域と、前記第一導電型エピタキシャル層の一主
表面上に形成されたゲート酸化膜と、該ゲート酸化膜上
に形成された絶縁ゲートと、前記第一導電型不純物領域
と電気的に接続されるソース電極と、前記絶縁ゲートと
電気的に接続されるゲート電極と、前記第一導電型半導
体基板の二主表面上に形成されたドレイン電極とを有し
て成るパワーＭＯＳＦＥＴにおいて、前記第二導電型不
純物領域に内包されるように高濃度第二導電型不純物領
域を形成し、該高濃度第二導電型不純物領域と電気的に
接続されるベース電極を形成して、前記ゲート電極と前
記ベース電極とを電気的に接続したことを特徴とするも
のである。
高濃度の第一導電型半導体基板と、該第一導電型半導体
基板の一主表面上に形成された第一導電型エピタキシャ
ル層と、該第一導電型エピタキシャル層の一主表面に形
成された第二導電型不純物領域と、該第二導電型不純物
領域に内包されるように形成された高濃度の第一導電型
不純物領域と、前記第一導電型エピタキシャル層の一主
表面上に形成されたゲート酸化膜と、該ゲート酸化膜上
に形成された絶縁ゲートと、前記第一導電型不純物領域
と電気的に接続されるソース電極と、前記絶縁ゲートと
電気的に接続されるゲート電極と、前記第一導電型半導
体基板の二主表面上に形成されたドレイン電極とを有し
て成るパワーＭＯＳＦＥＴにおいて、前記第二導電型不
純物領域に内包されるように高濃度第二導電型不純物領
域を形成し、該高濃度第二導電型不純物領域と電気的に
接続されるベース電極を形成して、前記ゲート電極と前
記ベース電極とを電気的に接続したことを特徴とするも
のである。
【０００９】
【発明の実施の形態】以下、本発明の一実施形態につい
て図面に基づき説明する。図１は、本発明の一実施形態
に係るパワーＭＯＳＦＥＴを示す略断面図であり、図２
は、図１の回路構成図である。先ず、第一導電型半導体
基板としてのｎ＋型単結晶シリコン基板１の一主表面上
に第一導電型エピタキシャル層としてのｎ型エピタキシ
ャル層２を形成し、後述するｎｐｎバイポーラトランジ
スタのベース電極１１形成箇所がエッチングされたシリ
コン酸化膜（図示せず）をマスクとして、ボロン（Ｂ）
等のｐ型不純物のイオン注入及び熱処理を行い、エッチ
ングによりシリコン酸化膜を除去する。
て図面に基づき説明する。図１は、本発明の一実施形態
に係るパワーＭＯＳＦＥＴを示す略断面図であり、図２
は、図１の回路構成図である。先ず、第一導電型半導体
基板としてのｎ＋型単結晶シリコン基板１の一主表面上
に第一導電型エピタキシャル層としてのｎ型エピタキシ
ャル層２を形成し、後述するｎｐｎバイポーラトランジ
スタのベース電極１１形成箇所がエッチングされたシリ
コン酸化膜（図示せず）をマスクとして、ボロン（Ｂ）
等のｐ型不純物のイオン注入及び熱処理を行い、エッチ
ングによりシリコン酸化膜を除去する。
【００１０】続いて、後述するソース電極１０形成箇所
がエッチングされたシリコン酸化膜（図示せず）をマス
クとして、ボロン（Ｂ）等のｐ型不純物のイオン注入及
び熱処理を行うことにより、第二導電型不純物領域とし
てのｐ型ウェル領域３を形成し、同じマスクを用いてリ
ン（Ｐ）等のｎ型不純物のイオン注入及び熱処理を行う
ことにより第一導電型不純物領域としてのｎ＋型ソース
領域４を形成し、エッチングによりシリコン酸化膜を除
去する。
がエッチングされたシリコン酸化膜（図示せず）をマス
クとして、ボロン（Ｂ）等のｐ型不純物のイオン注入及
び熱処理を行うことにより、第二導電型不純物領域とし
てのｐ型ウェル領域３を形成し、同じマスクを用いてリ
ン（Ｐ）等のｎ型不純物のイオン注入及び熱処理を行う
ことにより第一導電型不純物領域としてのｎ＋型ソース
領域４を形成し、エッチングによりシリコン酸化膜を除
去する。
【００１１】次に、ベース電極１１形成箇所がエッチン
グされたシリコン酸化膜５をマスクとして、ボロン
（Ｂ）等のｐ型不純物のイオン注入及び熱処理を行うこ
とにより第二導電型不純物領域としてのｐ＋型ウェル領
域６を形成する。
グされたシリコン酸化膜５をマスクとして、ボロン
（Ｂ）等のｐ型不純物のイオン注入及び熱処理を行うこ
とにより第二導電型不純物領域としてのｐ＋型ウェル領
域６を形成する。
【００１２】次に、後述するゲート電極１２形成箇所の
シリコン酸化膜５をエッチングにより除去し、熱酸化を
行うことによりゲート酸化膜７を形成し、ゲート酸化膜
７上に減圧ＣＶＤ法により絶縁ゲートとしてのポリシリ
コン層８を堆積させ、ポリシリコン層８を堆積させた面
側全面に、常圧ＣＶＤ法によりシリコン酸化膜９を堆積
させる。
シリコン酸化膜５をエッチングにより除去し、熱酸化を
行うことによりゲート酸化膜７を形成し、ゲート酸化膜
７上に減圧ＣＶＤ法により絶縁ゲートとしてのポリシリ
コン層８を堆積させ、ポリシリコン層８を堆積させた面
側全面に、常圧ＣＶＤ法によりシリコン酸化膜９を堆積
させる。
【００１３】そして、ｎ＋型ソース領域４，ｐ＋型ウェ
ル領域６及びポリシリコン層８上に形成されたシリコン
酸化膜５，９をエッチングにより除去して開口部を形成
し、開口部を埋め込むように、ソース電極１０，ベース
電極１１及びゲート電極１２を形成し、ベース電極１１
とゲート電極１２とを電気的に接続した。
ル領域６及びポリシリコン層８上に形成されたシリコン
酸化膜５，９をエッチングにより除去して開口部を形成
し、開口部を埋め込むように、ソース電極１０，ベース
電極１１及びゲート電極１２を形成し、ベース電極１１
とゲート電極１２とを電気的に接続した。
【００１４】なお、ソース電極１０，ベース電極１１及
びゲート電極１２の形成方法の一例としては、アルミニ
ウム（Ａｌ）をターゲットに用いてスパッタリングを行
うことによりアルミニウム層を形成し、フォトリソグラ
フィ技術及びエッチング技術を用いて所定形状にパター
ニングすることにより形成する方法がある。
びゲート電極１２の形成方法の一例としては、アルミニ
ウム（Ａｌ）をターゲットに用いてスパッタリングを行
うことによりアルミニウム層を形成し、フォトリソグラ
フィ技術及びエッチング技術を用いて所定形状にパター
ニングすることにより形成する方法がある。
【００１５】最後に、ｎ＋型単結晶シリコン基板１を研
磨してドレイン領域を形成した後、研磨した面側にドレ
イン電極１３を形成する。
磨してドレイン領域を形成した後、研磨した面側にドレ
イン電極１３を形成する。
【００１６】なお、ドレイン電極１３の形成方法の一例
としては、電子ビーム蒸着法を用いてアルミニウム層を
蒸着させる方法がある。
としては、電子ビーム蒸着法を用いてアルミニウム層を
蒸着させる方法がある。
【００１７】従って、本実施形態においては、ｎ＋型ソ
ース領域４，ｐ型ウェル領域３，ｎ型エピタキシャル層
２及びｎ＋型単結晶シリコン基板１を用いたｎｐｎ型バ
イポーラトランジスタが構成され、このようにして構成
されたｎｐｎ型バイポーラトランジスタは、図２に示す
ように、パワーＭＯＳＦＥＴに並列接続されている。
ース領域４，ｐ型ウェル領域３，ｎ型エピタキシャル層
２及びｎ＋型単結晶シリコン基板１を用いたｎｐｎ型バ
イポーラトランジスタが構成され、このようにして構成
されたｎｐｎ型バイポーラトランジスタは、図２に示す
ように、パワーＭＯＳＦＥＴに並列接続されている。
【００１８】ここで、本実施形態においては、ベース電
極１１とゲート電極１２とを電気的に接続しているの
で、ゲート電圧印加時に、パワーＭＯＳＦＥＴの動作だ
けでなく、ｎｐｎ型バイポーラトランジスタの動作も同
時に行うことができ、パワーＭＯＳＦＥＴによる電流だ
けでなく、ｎｐｎ型バイポーラトランジスタによる電流
も同時に得られる。
極１１とゲート電極１２とを電気的に接続しているの
で、ゲート電圧印加時に、パワーＭＯＳＦＥＴの動作だ
けでなく、ｎｐｎ型バイポーラトランジスタの動作も同
時に行うことができ、パワーＭＯＳＦＥＴによる電流だ
けでなく、ｎｐｎ型バイポーラトランジスタによる電流
も同時に得られる。
【００１９】なお、本実施形態においては、シリコン酸
化膜をマスクとしてイオン注入を行うようにしたが、こ
れに限定される必要はなく、例えば、フォトレジストを
マスクとしてイオン注入を行うようにしても良い。
化膜をマスクとしてイオン注入を行うようにしたが、こ
れに限定される必要はなく、例えば、フォトレジストを
マスクとしてイオン注入を行うようにしても良い。
【００２０】
【発明の効果】請求項１記載の発明は、高濃度の第一導
電型半導体基板と、第一導電型半導体基板の一主表面上
に形成された第一導電型エピタキシャル層と、第一導電
型エピタキシャル層の一主表面に形成された第二導電型
不純物領域と、第二導電型不純物領域に内包されるよう
に形成された高濃度の第一導電型不純物領域と、第一導
電型エピタキシャル層の一主表面上に形成されたゲート
酸化膜と、ゲート酸化膜上に形成された絶縁ゲートと、
第一導電型不純物領域と電気的に接続されるソース電極
と、絶縁ゲートと電気的に接続されるゲート電極と、第
一導電型半導体基板の二主表面上に形成されたドレイン
電極とを有して成るパワーＭＯＳＦＥＴにおいて、第二
導電型不純物領域に内包されるように高濃度第二導電型
不純物領域を形成し、高濃度第二導電型不純物領域と電
気的に接続されるベース電極を形成して、ゲート電極と
ベース電極とを電気的に接続したので、バイポーラトラ
ンジスタがパワーＭＯＳＦＥＴと並列に構成されること
になり、ゲート電圧を印加すると、バイポーラトランジ
スタとパワーＭＯＳＦＥＴとが同時にオンし、大電流を
流すことのできるパワーＭＯＳＦＥＴを提供することが
できた。
電型半導体基板と、第一導電型半導体基板の一主表面上
に形成された第一導電型エピタキシャル層と、第一導電
型エピタキシャル層の一主表面に形成された第二導電型
不純物領域と、第二導電型不純物領域に内包されるよう
に形成された高濃度の第一導電型不純物領域と、第一導
電型エピタキシャル層の一主表面上に形成されたゲート
酸化膜と、ゲート酸化膜上に形成された絶縁ゲートと、
第一導電型不純物領域と電気的に接続されるソース電極
と、絶縁ゲートと電気的に接続されるゲート電極と、第
一導電型半導体基板の二主表面上に形成されたドレイン
電極とを有して成るパワーＭＯＳＦＥＴにおいて、第二
導電型不純物領域に内包されるように高濃度第二導電型
不純物領域を形成し、高濃度第二導電型不純物領域と電
気的に接続されるベース電極を形成して、ゲート電極と
ベース電極とを電気的に接続したので、バイポーラトラ
ンジスタがパワーＭＯＳＦＥＴと並列に構成されること
になり、ゲート電圧を印加すると、バイポーラトランジ
スタとパワーＭＯＳＦＥＴとが同時にオンし、大電流を
流すことのできるパワーＭＯＳＦＥＴを提供することが
できた。
【図１】本発明の一実施形態に係るパワーＭＯＳＦＥＴ
を示す略断面図である。
を示す略断面図である。
【図２】上図の回路構成図である。
【図３】従来例に係るパワーＭＯＳＦＥＴを示す略断面
図である。
図である。
１ ｎ＋型単結晶シリコン基板 ２ ｎ型エピタキシャル層 ３ ｐ型ウェル領域 ４ ｎ＋型ソース領域 ５ シリコン酸化膜 ６ ｐ＋型ウェル領域 ７ ゲート酸化膜 ８ ポリシリコン層 ９ シリコン酸化膜 １０ ソース電極 １１ ベース電極 １２ ゲート電極 １３ ドレイン電極
Claims (1)
- 【請求項１】 高濃度の第一導電型半導体基板と、該第
一導電型半導体基板の一主表面上に形成された第一導電
型エピタキシャル層と、該第一導電型エピタキシャル層
の一主表面に形成された第二導電型不純物領域と、該第
二導電型不純物領域に内包されるように形成された高濃
度の第一導電型不純物領域と、前記第一導電型エピタキ
シャル層の一主表面上に形成されたゲート酸化膜と、該
ゲート酸化膜上に形成された絶縁ゲートと、前記第一導
電型不純物領域と電気的に接続されるソース電極と、前
記絶縁ゲートと電気的に接続されるゲート電極と、前記
第一導電型半導体基板の二主表面上に形成されたドレイ
ン電極とを有して成るパワーＭＯＳＦＥＴにおいて、前
記第二導電型不純物領域に内包されるように高濃度第二
導電型不純物領域を形成し、該高濃度第二導電型不純物
領域と電気的に接続されるベース電極を形成して、前記
ゲート電極と前記ベース電極とを電気的に接続したこと
を特徴とするパワーＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8230295A JPH1074938A (ja) | 1996-08-30 | 1996-08-30 | パワーｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8230295A JPH1074938A (ja) | 1996-08-30 | 1996-08-30 | パワーｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1074938A true JPH1074938A (ja) | 1998-03-17 |
Family
ID=16905590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8230295A Pending JPH1074938A (ja) | 1996-08-30 | 1996-08-30 | パワーｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1074938A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8853940B2 (en) | 2001-04-23 | 2014-10-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device with seal member |
| CN110212034A (zh) * | 2019-05-31 | 2019-09-06 | 西安电子科技大学 | 一种栅控双极-场效应复合元素半导体基垂直双扩散金属氧化物半导体晶体管 |
-
1996
- 1996-08-30 JP JP8230295A patent/JPH1074938A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8853940B2 (en) | 2001-04-23 | 2014-10-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device with seal member |
| CN110212034A (zh) * | 2019-05-31 | 2019-09-06 | 西安电子科技大学 | 一种栅控双极-场效应复合元素半导体基垂直双扩散金属氧化物半导体晶体管 |
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