JPH11243207A

JPH11243207A - 半導体装置

Info

Publication number: JPH11243207A
Application number: JP4518998A
Authority: JP
Inventors: Yoshiki Hayazaki; 嘉城早崎; Masahiko Suzumura; 正彦鈴村; Yuji Suzuki; 裕二鈴木; Yoshifumi Shirai; 良史白井; Takashi Kishida; 貴司岸田; Masamichi Takano; 仁路高野; Takeshi Yoshida; 岳司吉田
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 1998-02-26
Filing date: 1998-02-26
Publication date: 1999-09-07

Abstract

(57)【要約】【課題】ドレイン領域に接続されたドレイン電極を、
ウェル領域よりも外部に配線する場合において発生する
寄生容量を低減することのできる半導体装置を提供す
る。【解決手段】ＳＯＩ基板におけるｎ型半導体層３の一
主表面に、離間してｎ＋型ドレイン領域４及びｐ型ウェ
ル領域５が形成され、ｐ型ウェル領域５に内包されるよ
うにｎ＋型ソース領域６が形成されている。また、ｐ型
ウェル領域５のｎ型半導体層３の一主表面に露出してい
る部分上には、ゲート酸化膜７を介して絶縁ゲート８が
形成されている。更に、ｎ＋型ドレイン領域４，ｎ＋型
ソース領域６，絶縁ゲート８の各々と電気的に接続する
ように、ドレイン電極９，ソース電極１０及びゲート電
極が形成され、ドレイン電極９は、ｎ＋型ドレイン領域
４からｐ型ウェル領域５の外まで延設されている。ここ
で、ドレイン電極９がｐ型ウェル領域５と交差する部分
及びその近傍のｐ型ウェル領域５の、ドレイン電極９の
引き出し方向の幅を、他の部分のｐ型ウェル領域５の幅
よりも狭くしている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、SOI構造型の半導
体装置に関するものである。

【０００２】

【従来の技術】近年、パワーＩＣの高耐圧化に伴い、素
子間を絶縁層によって完全に分離できるSOI(Silicon O
n Insulator)技術を利用したパワー半導体装置が注目
されている。

【０００３】この種のパワー半導体装置の一つとして、
横型二重拡散ＭＯＳ電解効果トランジスタ、いわゆるLD
MOSFET(Lateral Double Diffused MOSFET)がある。
図３は、従来例に係るLDMOSFETを示す概略構成図であ
り、（ａ）は拡散領域を示す概略平面図であり、（ｂ）
は電極を含めた概略平面図であり、（ｃ）は（ｂ）のＺ
−Ｚ’における概略断面図である。

【０００４】このLDMOSFETは、単結晶シリコン等から成
る半導体基板１の一主表面上に、シリコン酸化膜等の絶
縁層２を介してｎ型半導体層３を形成してSOI基板を構
成している。

【０００５】なお、SOI基板の形成方法としては、絶縁
層上に気相，液相，固相の各相で単結晶シリコンを成長
させるSOI成長法や、基板を張り合わせる張り合わせSOI
法や、単結晶シリコン中に酸素をイオン注入して内部に
絶縁層を形成するSIMOX(Separation by Implanted O
xygen)法や、陽極酸化によってシリコンを部分的に多孔
質化し酸化することによって形成する方法等がある。

【０００６】そして、SOI基板におけるｎ型半導体層３
の表面（一主表面）に露出するようにｎ型半導体層３内
の略中央にｎ＋型ドレイン領域４が形成され、ｎ＋型ド
レイン領域４との間で所定4の耐圧を保持できる最短の
距離だけ離間（この距離をドリフト距離という）される
ようにｎ＋型ドレイン領域４を囲み、ｎ型半導体層３の
表面に露出するようにｎ型半導体層３内にｐ型ウェル領
域５が形成され、ｐ型ウェル領域５に内包され、ｎ型半
導体層３の表面に露出するようにｎ＋型ソース領域６が
形成されている。

【０００７】ｎ＋型ドレイン領域４，ｎ＋型ソース領域
６及びｐ型ウェル領域５は、製造の精度向上及びプロセ
スの簡略化のために、一般的に自己整合的にアライメン
トするDSA(Diffusion Self-Alignment)プロセスを採用
して形成される。

【０００８】ここで、ドリフト長を所定の耐圧を保持で
きる最短の距離に設定しているのは、ドリフト長とオン
抵抗とは比例関係にあり、ドリフト長を耐圧等の制約条
件下で最も短くすることによって、オン抵抗が小さく、
ドリフト領域面積も小さな高性能のLDMOSFETを構成する
ことができるからである。

【０００９】また、ｎ型半導体層３表面の、ｎ＋型ドレ
イン領域４とｎ＋型ソース領域６との間に介在するｐ型
ウェル領域５上には、ゲート酸化膜７を介してポリシリ
コンから成る絶縁ゲート８が形成されている。ここで、
絶縁ゲート８は、ｎ＋型ドレイン領域４とｎ＋型ソース
領域６との間でｎ型半導体層３内を流れる主電流を制御
するものである。

【００１０】そして、ｎ＋型ドレイン領域４と電気的に
接続され、ｎ型半導体層３の表面に露出するようにｎ型
半導体層２内に形成された素子分離領域（図示せず）を
跨いで他の半導体素子まで引き出されるようにアルミニ
ウム（Ａｌ）等から成るドレイン電極９が形成され、ｐ
型ウェル領域５及びｎ＋型ソース領域６と電気的に接続
されるようにアルミニウム（Ａｌ）等から成るソース電
極１０が形成され、絶縁ゲート８と電気的に接続される
ようにアルミニウム（Ａｌ）等から成るゲート電極（図
示せず）が形成されている。

【００１１】このLDMOSFETは、ｎ＋型ソース領域６の長
手方向に垂直な面で切断した場合の断面素子構造が常に
一定になり、かつ、前記断面素子構造がｎ＋型ソース領
域６の長手方向に常に連続して構成されるように、ｎ＋
型ソース領域６はｎ型半導体層３内で円弧を描いて閉じ
た形状となっている。

【００１２】以下において、従来例に係るLDMOSFETの製
造工程を図面に基づいて説明する。図４は、従来例に係
るLDMOSFETの製造工程を示す概略断面図である。先ず、
SOI基板のｎ型半導体層３の一主表面上にフィールド酸
化膜１１を形成し、所定形状にパターニングされたフォ
トレジスト１３をマスクとして、ｐ型ウェル領域５，ｎ
＋型ドレイン領域４及びｎ＋型ソース領域６形成箇所の
フィールド酸化膜１１を選択的にエッチングし（図４
（ａ））、プラズマアッシング等によりフォトレジスト
１３を除去する。

【００１３】続いて、所定形状にパターニングされたフ
ォトレジスト１３及びフィールド酸化膜１１をマスクと
して、ボロン（Ｂ）等のｐ型不純物をイオン注入し（図
４（ｂ））、アニール処理を行うことによりｐ型ウェル
領域５を形成し、フォトレジスト１３を除去する。

【００１４】次に、所定形状にパターニングされたフォ
トレジスト１３及びフィールド酸化膜１１をマスクとし
て、リン（Ｐ）等のｎ型不純物のイオン注入及びアニー
ル処理によりｎ＋型ドレイン領域４及びｎ＋型ソース領
域６を形成し（図４（ｃ））、フォトレジスト１３を除
去する。

【００１５】次に、所定形状にパターニングされたフォ
トレジスト１３をマスクとして、活性領域上のフィール
ド酸化膜１１を選択的にエッチングし（図４（ｄ））、
フォトレジスト１３を除去した後、熱酸化等により薄い
膜厚のゲート酸化膜７を形成する。

【００１６】次に、ゲート酸化膜７上にポリシリコン層
を堆積し、フォトレジスト１３をマスクとしてポリシリ
コン層を選択的にエッチングして絶縁ゲート８を形成し
（図４（ｅ））、層間絶縁膜１２を形成した後、フォト
レジスト１３をマスクとして層間絶縁膜１２及びゲート
酸化膜７を選択的にエッチングしてコンタクトホール１
４を形成する（図４（ｆ））。

【００１７】最後に、電極と成るアルミニウム（Ａｌ）
を堆積後、フォトレジスト１３をマスクとしてＡｌを選
択的にエッチングすることにより、ドレイン電極９，ソ
ース電極１０及びゲート電極（図示せず）を形成する
（図４（ｇ））。

【００１８】ところで、上述のLDMOSFETにおいては、ｎ
型半導体層３の厚みＡとドリフト領域の不純物濃度Ｂと
の間に、Ａ(cm)×Ｂ(atm/cm³)＝1×10¹²(atm/cm²) という式で表されるRESURF(Reduced Surface Field)
条件と呼ばれる表面電界に関する最適条件が存在し、上
記RESURF条件を満たすとき、LDMOSFETのｎ型半導体層３
内の電界の局所集中が緩和され、電界は高耐圧に適した
分布となることが知られている。

【００１９】このようにして形成されたLDMOSFETは、大
電流を流すためにゲート幅を大きくする必要があり、そ
のために図５に示すように、racetrack形状のLDMOSFET
を複数個隣接配置し、各LDMOSFETのドレイン電極，ソー
ス電極及びゲート電極同士を接続して同時に動作する一
群のLDMOSFETを構成する方法や、図６に示すように、LD
MOSFETを変形して櫛型のLDMOSFETを構成する方法があ
る。

【００２０】図６に示すLDMOSFETでは、ドレイン，ソー
ス及びゲートの各領域が連続して形成されているので、
配線に特別な配慮が不要であるという利点を有するが、
所定の耐圧を維持するためには各部の曲率を適正に設定
する必要があり、このために不要な領域１５が大きく、
面積効率が悪いという欠点がある。

【００２１】これらの問題点を解決するためには、図５
に示すように、複数個のracetrack形状のLDMOSFETを並
列接続するようにすれば良く、この場合、耐圧を維持す
るための曲率を考慮する必要がなく、不要な領域が生じ
ないので面積効率が良く、スイッチング時間も良好なLD
MOSFETを構成することができる。

【００２２】しかし、図５に示すようなLDMOSFETを構成
するためには、各LDMOSFETの全ての電極を並列配線する
必要があり、また、複数のパワーLDMOSFETを用いた回路
ブロックを１チップに集積する場合等にも各LDMOSFETの
全ての電極を、ｎ型半導体層３の一主表面上で配線する
必要がある。

【００２３】従って、LDMOSFETの中心電極（ドレイン電
極９）を外周の半導体領域（ｐ型ウェル領域５）の外ま
で延設する必要が生じる。

【００２４】

【発明が解決しようとする課題】ところが、上述の場
合、ドレイン電極９とｐ型ウェル領域５とが交差する部
分において、酸化膜を介して、ドレイン電極９とｐ型ウ
ェル領域５との間、及びドレイン電極９と絶縁ゲート８
との間に寄生的な静電容量が発生する。これによって、
出力容量及び帰還容量が増大し、スイッチング時間が遅
くなる等の問題があった。

【００２５】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、ドレイン領域に接続
されたドレイン電極を、ウェル領域よりも外部に配線す
る場合において発生する寄生容量を低減することのでき
る半導体装置を提供することにある。

【００２６】

【課題を解決するための手段】請求項１記載の発明は、
半導体基板と該半導体基板上に絶縁層を介して形成され
た第一導電型半導体層とから成るSOI基板と、該第一導
電型半導体層の一主表面に形成された高濃度第一導電型
ドレイン領域と、該高濃度第一導電型ドレイン領域と離
間して囲み、前記第一導電型半導体層の一主表面から前
記絶縁層に達するように形成された第二導電型ウェル領
域と、該第二導電型ウェル領域に内包さるように前記第
一導電型半導体層の一主表面に形成された高濃度第二導
電型ソース領域と、前記第一導電型半導体層の一主表面
における、前記高濃度第二導電型ドレイン領域と前記高
濃度第一導電型ソース領域との間に介在する第二導電型
ウェル領域上にゲート酸化膜を介して形成された絶縁ゲ
ートと、前記高濃度第一導電型ドレイン領域と電気的に
接続され、酸化膜を介して前記第二導電型ウェル領域を
跨いで引き出されるように形成されたドレイン電極と、
前記高濃度第一導電型ソース領域と電気的に接続される
ように形成されたソース電極と、前記絶縁ゲートと電気
的に接続されるように形成されたゲート電極とを有して
成る半導体装置において、前記ドレイン電極が前記第二
導電型ウェル領域を跨いでいる部分の前記第二導電型ウ
ェル領域の幅が、他の部分の前記第二導電型ウェル領域
の幅よりも狭く形成されていることを特徴とするもので
ある。

【００２７】請求項２記載の発明は、請求項１記載の半
導体装置において、前記ドレイン電極が前記第二導電型
ウェル領域を跨いでいる部分の前記酸化膜の膜厚を、前
記ドレイン電極が配線されていない部分の前記第二導電
型ウェル領域上の前記酸化膜の膜厚よりも厚膜化したこ
とを特徴とするものである。

【００２８】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面に基づき説明する。なお、本実施の形態において
は、説明の便宜上、第一導電型をｎ型，第二導電型をｐ
型として説明するが、ｎ型とｐ型が逆の場合にも適用さ
れる。

【００２９】＝実施の形態１＝図１は、本発明の一実施の形態に係るLDMOSFETを示す概
略構成図であり、（ａ）は拡散領域を示す概略平面図で
あり、（ｂ）は電極を含めた概略平面図であり、（ｃ）
は（ｂ）のＸ−Ｘ’における概略断面図である。なお、
本実施の形態に係るLDMOSFETの基本構造は、従来例とし
て図３に示すLDMOSFETと同様であるので、同一箇所には
同一符号を付して説明を省略する。

【００３０】本実施の形態に係るLDMOSFETは、従来例と
して図３に示すLDMOSFETにおいて、ドレイン電極９がｐ
型ウェル領域５と交差する部分及びその近傍のｐ型ウェ
ル領域５の、ドレイン電極９の引き出し方向の幅を、他
の部分のｐ型ウェル領域５の幅よりも狭くした構造であ
る。

【００３１】このような構造にすることにより、ドレイ
ン電極９とｐ型ウェル領域５との相対する面積が小さく
なるので、ドレイン電極９とｐ型ウェル領域５との間の
寄生容量が低減し、出力容量Cossを有効に低減すること
ができる。

【００３２】＝実施の形態２＝図２は、本発明の他の実施の形態に係るLDMOSFETを示す
概略構成図であり、（ａ）は拡散領域を示す概略平面図
であり、（ｂ）は電極を含めた概略平面図であり、
（ｃ）は（ｂ）のＹ−Ｙ’における概略断面図である。

【００３３】本実施の形態に係るLDMOSFETは、実施の形
態１として図１に示す半導体装置において、ドレイン電
極９と交差する部分のｐ型ウェル領域５上及びその近傍
の酸化膜の膜厚を、ドレイン電極９が配線されていない
部分のｐ型ウェル領域５上の酸化膜の膜厚よりも厚膜化
した構造である。

【００３４】なお、厚膜化する方法としては、従来例と
して図４に示す半導体装置の製造工程において、図４
（ｃ）でドレイン電極９と交差する部分のｐ型ウェル領
域５上及びその近傍にフィールド酸化膜１１を残してお
き、図４（ｄ）でその部分のフィールド酸化膜１１を除
去しないようにすることで厚膜化することができるが、
これに限定されるものではない。

【００３５】このような構造にすることにより、ドレイ
ン電極９とｐ型ウェル領域５との相対する面積が小さく
なるので、ドレイン電極９とｐ型ウェル領域５との間の
寄生容量が低減し、出力容量Cossを有効に低減すること
ができる。

【００３６】また、実施の形態１よりもドレイン電極９
とｐ型ウェル領域５との間の酸化膜ギャップが大きいた
めに、ｐ型ウェル領域５上に寄生的に形成されるチャネ
ルができにくくなり、素子間のリークを減少させること
ができる。

【００３７】

【発明の効果】請求項１記載の発明は、ドレイン電極が
第二導電型ウェル領域を跨いでいる部分の第二導電型ウ
ェル領域の幅が、他の部分の第二導電型ウェル領域の幅
よりも狭く形成されているので、ドレイン電極と第二導
電型ウェル領域との相対する面積が小さくなり、ドレイ
ン電極と第二導電型ウェル領域との間の寄生容量が低減
し、ドレイン領域に接続されたドレイン電極を、ウェル
領域よりも外部に配線する場合において発生する寄生容
量を低減することのできる半導体装置を提供することが
できた。

【００３８】請求項２記載の発明は、請求項１記載の半
導体装置において、ドレイン電極が第二導電型ウェル領
域を跨いでいる部分の酸化膜の膜厚を、ドレイン電極が
配線されていない部分の第二導電型ウェル領域上の酸化
膜の膜厚よりも厚膜化したので、請求項１記載の発明の
効果に加えて、第二導電型ウェル領域上に寄生的に形成
されるチャネルができにくくなり、素子間のリークを減
少させることができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係るLDMOSFETを示す概
略構成図であり、（ａ）は拡散領域を示す概略平面図で
あり、（ｂ）は電極を含めた概略平面図であり、（ｃ）
は（ｂ）のＸ−Ｘ’における概略断面図である。

【図２】本発明の他の実施の形態に係るLDMOSFETを示す
概略構成図であり、（ａ）は拡散領域を示す概略平面図
であり、（ｂ）は電極を含めた概略平面図であり、
（ｃ）は（ｂ）のＹ−Ｙ’における概略断面図である。

【図３】従来例に係るLDMOSFETを示す概略構成図であ
り、（ａ）は拡散領域を示す概略平面図であり、（ｂ）
は電極を含めた概略平面図であり、（ｃ）は（ｂ）のＺ
−Ｚ’における概略断面図である。

【図４】従来例に係るLDMOSFETの製造工程を示す概略断
面図である。

【図５】従来例に係るracetrack形状のLDMOSFETを複数
個配列した状態を示す概略平面図である。

【図６】従来例に係るracetrack-interdigited形状のLD
MOSFETをを示す概略平面図である。

【符号の説明】

１半導体基板２絶縁層３ｎ型半導体層４ｎ＋型ドレイン領域５ｐ型ウェル領域６ｎ＋型ソース領域７ゲート酸化膜８絶縁ゲート９ドレイン電極１０ソース電極１１フィールド酸化膜１２層間絶縁膜１３フォトレジスト１４コンタクトホール１５不要な領域

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【手続補正書】

【提出日】平成１０年９月２日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項１

【補正方法】変更

【補正内容】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００２６

【補正方法】変更

【補正内容】

【００２６】

【課題を解決するための手段】請求項１記載の発明は、
半導体基板と該半導体基板上に絶縁層を介して形成され
た第一導電型半導体層とから成るSOI基板と、該第一導
電型半導体層の一主表面に形成された高濃度第一導電型
ドレイン領域と、該高濃度第一導電型ドレイン領域と離
間して囲み、前記第一導電型半導体層の一主表面から前
記絶縁層に達するように形成された第二導電型ウェル領
域と、該第二導電型ウェル領域に内包されるように前記
第一導電型半導体層の一主表面に形成された高濃度第一
導電型ソース領域と、前記第一導電型半導体層の一主表
面における、前記高濃度第一導電型ドレイン領域と前記
高濃度第一導電型ソース領域との間に介在する第二導電
型ウェル領域上にゲート酸化膜を介して形成された絶縁
ゲートと、前記高濃度第一導電型ドレイン領域と電気的
に接続され、酸化膜を介して前記第二導電型ウェル領域
を跨いで引き出されるように形成されたドレイン電極
と、前記高濃度第一導電型ソース領域と電気的に接続さ
れるように形成されたソース電極と、前記絶縁ゲートと
電気的に接続されるように形成されたゲート電極とを有
して成る半導体装置において、前記ドレイン電極が前記
第二導電型ウェル領域を跨いでいる部分の前記第二導電
型ウェル領域の幅が、他の部分の前記第二導電型ウェル
領域の幅よりも狭く形成されていることを特徴とするも
のである。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 29/78 ６１８Ｃ (72)発明者白井良史大阪府門真市大字門真1048番地松下電工株式会社内 (72)発明者岸田貴司大阪府門真市大字門真1048番地松下電工株式会社内 (72)発明者高野仁路大阪府門真市大字門真1048番地松下電工株式会社内 (72)発明者吉田岳司大阪府門真市大字門真1048番地松下電工株式会社内

Claims

【特許請求の範囲】

【請求項１】半導体基板と該半導体基板上に絶縁層を
介して形成された第一導電型半導体層とから成るSOI基
板と、該第一導電型半導体層の一主表面に形成された高
濃度第一導電型ドレイン領域と、該高濃度第一導電型ド
レイン領域と離間して囲み、前記第一導電型半導体層の
一主表面から前記絶縁層に達するように形成された第二
導電型ウェル領域と、該第二導電型ウェル領域に内包さ
るように前記第一導電型半導体層の一主表面に形成され
た高濃度第二導電型ソース領域と、前記第一導電型半導
体層の一主表面における、前記高濃度第二導電型ドレイ
ン領域と前記高濃度第一導電型ソース領域との間に介在
する第二導電型ウェル領域上にゲート酸化膜を介して形
成された絶縁ゲートと、前記高濃度第一導電型ドレイン
領域と電気的に接続され、酸化膜を介して前記第二導電
型ウェル領域を跨いで引き出されるように形成されたド
レイン電極と、前記高濃度第一導電型ソース領域と電気
的に接続されるように形成されたソース電極と、前記絶
縁ゲートと電気的に接続されるように形成されたゲート
電極とを有して成る半導体装置において、前記ドレイン
電極が前記第二導電型ウェル領域を跨いでいる部分の前
記第二導電型ウェル領域の幅が、他の部分の前記第二導
電型ウェル領域の幅よりも狭く形成されていることを特
徴とする半導体装置。
【請求項２】前記ドレイン電極が前記第二導電型ウェ
ル領域を跨いでいる部分の前記酸化膜の膜厚を、前記ド
レイン電極が配線されていない部分の前記第二導電型ウ
ェル領域上の前記酸化膜の膜厚よりも厚膜化したことを
特徴とする請求項１記載の半導体装置。