JPH0513758A - Ｍｏｓｆｅｔ及びその製造方法 - Google Patents
Ｍｏｓｆｅｔ及びその製造方法Info
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- JPH0513758A JPH0513758A JP15834191A JP15834191A JPH0513758A JP H0513758 A JPH0513758 A JP H0513758A JP 15834191 A JP15834191 A JP 15834191A JP 15834191 A JP15834191 A JP 15834191A JP H0513758 A JPH0513758 A JP H0513758A
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- semiconductor region
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- forming
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Abstract
(57)【要約】
【目的】電界集中による耐圧の低下を防ぎ、且つオン抵
抗が小さい横型ＭＯＳＦＥＴを提供する。 【構成】本発明のＭＯＳＦＥＴは、任意の導電型の半導
体基板１と、該基板１上に形成されたドレイン領域とし
ての第１の導電型の第１の半導体領域２と、該第１の半
導体領域２上の表面に、層間絶縁膜１０で相互に絶縁さ
れた、ゲート電極としての第１の導電性層６と、ソース
電極としての第２の導電性層７と、ドレイン電極として
の第３の導電性層８とを有する構成において、上記ドレ
イン電極としての第３の導電性層８が、上記第１の半導
体領域２内に表面から深さ方向に向けて設けた溝の内部
に突入した形状を備え、上記ドレインコンタクト領域と
しての第１の導電型の第４の半導体領域５が上記溝の側
壁を形成する構造を備える。
抗が小さい横型ＭＯＳＦＥＴを提供する。 【構成】本発明のＭＯＳＦＥＴは、任意の導電型の半導
体基板１と、該基板１上に形成されたドレイン領域とし
ての第１の導電型の第１の半導体領域２と、該第１の半
導体領域２上の表面に、層間絶縁膜１０で相互に絶縁さ
れた、ゲート電極としての第１の導電性層６と、ソース
電極としての第２の導電性層７と、ドレイン電極として
の第３の導電性層８とを有する構成において、上記ドレ
イン電極としての第３の導電性層８が、上記第１の半導
体領域２内に表面から深さ方向に向けて設けた溝の内部
に突入した形状を備え、上記ドレインコンタクト領域と
しての第１の導電型の第４の半導体領域５が上記溝の側
壁を形成する構造を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、パワー用の横型Ｍ
ＯＳＦＥＴの改良に関する。
ＯＳＦＥＴの改良に関する。
【０００２】
【従来の技術】図１９に、従来のｎチャネル型のパワー
用横型ＭＯＳＦＥＴ構造の断面図を示す。１は半導体基
板、２は第１の半導体領域としてのドレインｎ-型エピ
タキシャル層、３は第２の半導体領域としてのｐ型チャ
ネル形成領域、４は第３の半導体領域としてのｎ+型ソ
ース領域、５は第４の半導体領域としてのｎ+型ドレイ
ンコンタクト領域、６は第１導電性層としてのゲート電
極、７は第２の導電性層としてのソース電極、８は第３
の導電性層としてのドレイン電極、９はゲート絶縁膜、
１０は層間絶縁膜である。図１９の横型ＭＯＳＦＥＴ構
造では、ドレインコンタクト領域として、ｎ+領域が半
導体表面からの拡散で形成されている。チャネルが非導
通の状態でドレイン・ソース間に電圧が印加されると、
素子内部の等電位線が図２０に示される形になる。図２
０に示されたように、ドレインコンタクトの拡散部分端
の等電位線が大きく曲がるところで、局所的に電界が大
きくなり、ドレイン耐圧の低下が起こる。具体的な数値
例として、例えばｎ-型エピタキシャル層２の不純物濃
度を１×１０16ｃｍ~3、ｎ+型ドレインコンタクト領域
５の濃度を１×１０19ｃｍ~3、拡散深さを０．５μｍ、
ｎ+型ドレインコンタクト領域とｐ型チャネル形成領域
３との距離を１．５μｍとした場合、ドレイン耐圧は２
５Ｖとなる。また、ドレイン領域としてのｎ-領域の中
で、電流が流れる領域が半導体表面に近い領域のみとな
り、ドレイン領域の表面から深い領域が電流パスとして
有効に働かず、オン抵抗の低減が困難であった。
用横型ＭＯＳＦＥＴ構造の断面図を示す。１は半導体基
板、２は第１の半導体領域としてのドレインｎ-型エピ
タキシャル層、３は第２の半導体領域としてのｐ型チャ
ネル形成領域、４は第３の半導体領域としてのｎ+型ソ
ース領域、５は第４の半導体領域としてのｎ+型ドレイ
ンコンタクト領域、６は第１導電性層としてのゲート電
極、７は第２の導電性層としてのソース電極、８は第３
の導電性層としてのドレイン電極、９はゲート絶縁膜、
１０は層間絶縁膜である。図１９の横型ＭＯＳＦＥＴ構
造では、ドレインコンタクト領域として、ｎ+領域が半
導体表面からの拡散で形成されている。チャネルが非導
通の状態でドレイン・ソース間に電圧が印加されると、
素子内部の等電位線が図２０に示される形になる。図２
０に示されたように、ドレインコンタクトの拡散部分端
の等電位線が大きく曲がるところで、局所的に電界が大
きくなり、ドレイン耐圧の低下が起こる。具体的な数値
例として、例えばｎ-型エピタキシャル層２の不純物濃
度を１×１０16ｃｍ~3、ｎ+型ドレインコンタクト領域
５の濃度を１×１０19ｃｍ~3、拡散深さを０．５μｍ、
ｎ+型ドレインコンタクト領域とｐ型チャネル形成領域
３との距離を１．５μｍとした場合、ドレイン耐圧は２
５Ｖとなる。また、ドレイン領域としてのｎ-領域の中
で、電流が流れる領域が半導体表面に近い領域のみとな
り、ドレイン領域の表面から深い領域が電流パスとして
有効に働かず、オン抵抗の低減が困難であった。
【０００３】
【発明が解決しようとする課題】上記のように従来の横
型ＭＯＳＦＥＴの構造のものでは、ドレイン耐圧の低下
が起こったり、オン抵抗の低減が困難であるなどの問題
があった。本発明の目的は、このような問題を解決し、
電界集中による耐圧の低下を防ぎ、且つオン抵抗が小さ
い横型ＭＯＳＦＥＴを提供することにある。
型ＭＯＳＦＥＴの構造のものでは、ドレイン耐圧の低下
が起こったり、オン抵抗の低減が困難であるなどの問題
があった。本発明の目的は、このような問題を解決し、
電界集中による耐圧の低下を防ぎ、且つオン抵抗が小さ
い横型ＭＯＳＦＥＴを提供することにある。
【０００４】
【課題を解決するための手段】上記の目的を達成するた
めの本発明のＭＯＳＦＥＴは、例えば図１に示すよう
に、任意の導電型の半導体基板と、該基板上に形成され
たドレイン領域としての第１の導電型の第１の半導体領
域と、該第１の半導体領域上の表面に、層間絶縁膜で相
互に絶縁された、ゲート電極としての第１の導電性層
と、ソース電極としての第２の導電性層と、ドレイン電
極としての第３の導電性層とを有する構成において、上
記ドレイン電極としての第３の導電性層が、上記第１の
半導体領域内に表面から深さ方向に向けて設けた溝の内
部に突入した形状を備え、上記ドレインコンタクト領域
としての第１の導電型の第４の半導体領域が上記溝の側
壁を形成する構造を備えることを特徴とする。
めの本発明のＭＯＳＦＥＴは、例えば図１に示すよう
に、任意の導電型の半導体基板と、該基板上に形成され
たドレイン領域としての第１の導電型の第１の半導体領
域と、該第１の半導体領域上の表面に、層間絶縁膜で相
互に絶縁された、ゲート電極としての第１の導電性層
と、ソース電極としての第２の導電性層と、ドレイン電
極としての第３の導電性層とを有する構成において、上
記ドレイン電極としての第３の導電性層が、上記第１の
半導体領域内に表面から深さ方向に向けて設けた溝の内
部に突入した形状を備え、上記ドレインコンタクト領域
としての第１の導電型の第４の半導体領域が上記溝の側
壁を形成する構造を備えることを特徴とする。
【０００５】また上記の目的を達成するための本発明の
製造方法は、任意の導電型の半導体基板上に、ドレイン
領域としての第１の導電型の第１の半導体領域を形成
し、該第１の半導体領域の表面にゲート電極を形成し、
該第１の半導体領域内に該領域の表面から第２の導電型
のチャネル形成領域としての第２の半導体領域を、さら
に、該第２の半導体領域内に該領域の表面から第１の導
電型のソース領域としての第３の半導体領域をそれぞれ
形成した後、例えばとくに図１３、図１４、図１５ある
いは図１６、図１７、図１８に示すように、上記第１の
半導体領域の表面のドレイン電極の形成位置に対応して
該第１の半導体領域の一部を外部に臨ませる窓を有する
マスク層を形成する工程と、該マスク層をマスクとし
て、上記第１の半導体領域の表面からその内部に向かう
エッチング処理によって、上記第１の半導体領域に、溝
を形成する工程と、上記マスク層をマスクとして、第１
の導電型の不純物のイオン打ち込み処理を行うことによ
って、上記溝の表面から該溝の側壁に対してドレインコ
ンタクト領域としての第４の半導体領域を形成する工程
と、上記マスク層を除去した後、上記第１の導電性層
と、上記第１の半導体領域の表面を覆う層間絶縁膜を形
成する行程と、上記第２の半導体領域と第３の半導体領
域の表面に接続するソース電極としての第２の導電性層
と、上記第４の半導体領域に接続するドレイン電極とし
ての第３の導電性層とを形成する工程を備えることとす
る。
製造方法は、任意の導電型の半導体基板上に、ドレイン
領域としての第１の導電型の第１の半導体領域を形成
し、該第１の半導体領域の表面にゲート電極を形成し、
該第１の半導体領域内に該領域の表面から第２の導電型
のチャネル形成領域としての第２の半導体領域を、さら
に、該第２の半導体領域内に該領域の表面から第１の導
電型のソース領域としての第３の半導体領域をそれぞれ
形成した後、例えばとくに図１３、図１４、図１５ある
いは図１６、図１７、図１８に示すように、上記第１の
半導体領域の表面のドレイン電極の形成位置に対応して
該第１の半導体領域の一部を外部に臨ませる窓を有する
マスク層を形成する工程と、該マスク層をマスクとし
て、上記第１の半導体領域の表面からその内部に向かう
エッチング処理によって、上記第１の半導体領域に、溝
を形成する工程と、上記マスク層をマスクとして、第１
の導電型の不純物のイオン打ち込み処理を行うことによ
って、上記溝の表面から該溝の側壁に対してドレインコ
ンタクト領域としての第４の半導体領域を形成する工程
と、上記マスク層を除去した後、上記第１の導電性層
と、上記第１の半導体領域の表面を覆う層間絶縁膜を形
成する行程と、上記第２の半導体領域と第３の半導体領
域の表面に接続するソース電極としての第２の導電性層
と、上記第４の半導体領域に接続するドレイン電極とし
ての第３の導電性層とを形成する工程を備えることとす
る。
【０００６】
【作用】前記したように、従来の構造および製造方法で
は、図２０に示されたように、ドレインコンタクトの拡
散部分端で等電位線が大きく曲がり、これが局所的に電
界を大きくし、前記の問題を招いていた。本発明はこの
点に着眼し、ドレインコンタクト部分の等電位線に大き
な曲がりを発生させないような構造とその製造方法によ
り問題の解決をもたらしたものである。すなわち本発明
では、ドレイン電極を表面からの溝により深さ方向に設
けることにより、電気力線が溝の深さ方向に広げられ
る。このため、電界集中が発生せず、ドレイン耐圧を改
善することが可能になる。一般に横型ＭＯＳＦＥＴで
は、ある耐圧を得るためにドレイン電極とチャネル形成
領域との間の距離を長く取っているが、本発明では上記
のようにドレイン耐圧が改善されるので、この距離を短
くすることが可能になる。また、表面から深い領域にも
電流が流れるので、従来の横型ＭＯＳＦＥＴよりもオン
抵抗の低減をもたらす。
は、図２０に示されたように、ドレインコンタクトの拡
散部分端で等電位線が大きく曲がり、これが局所的に電
界を大きくし、前記の問題を招いていた。本発明はこの
点に着眼し、ドレインコンタクト部分の等電位線に大き
な曲がりを発生させないような構造とその製造方法によ
り問題の解決をもたらしたものである。すなわち本発明
では、ドレイン電極を表面からの溝により深さ方向に設
けることにより、電気力線が溝の深さ方向に広げられ
る。このため、電界集中が発生せず、ドレイン耐圧を改
善することが可能になる。一般に横型ＭＯＳＦＥＴで
は、ある耐圧を得るためにドレイン電極とチャネル形成
領域との間の距離を長く取っているが、本発明では上記
のようにドレイン耐圧が改善されるので、この距離を短
くすることが可能になる。また、表面から深い領域にも
電流が流れるので、従来の横型ＭＯＳＦＥＴよりもオン
抵抗の低減をもたらす。
【０００７】
【実施例】図１は本発明の実施例で、ｎチャネル型の場
合の構造断面図である。１は半導体基板、２は第１の半
導体領域としてのドレインｎ-型エピタキシャル層、３
は第２の半導体領域としてのｐ型チャネル形成領域、４
は第３の半導体領域としてのｎ+型ソース領域、５は第
４の半導体領域としてのｎ+型ドレインコンタクト領
域、６は第１導電性層としてのゲート電極、７は第２の
導電性層としてのソース電極、８は第３の導電性層とし
てのドレイン電極、９はゲート絶縁膜、１０は層間絶縁
膜である。図１の構造を使用した場合、ドレインに電圧
を印加したときの素子内部の等電位線は、図２に示され
る形になる。従来の素子で、ドレインコンタクト付近で
発生していた電界集中が緩和されるので、作用の項で説
明したように耐圧を改善することができる。例えば、前
述した従来の素子の構造例と同じくｎ-型エピタキシャ
ル層２の不純物濃度を１×１０16ｃｍ~3、ｎ+型ドレイ
ンコンタクト領域５の濃度を１×１０19ｃｍ~3、拡散深
さを０．５μｍ、ｎ+型ドレインコンタクト領域とｐ型
チャネル形成領域３との距離を１．５μｍとし、溝を幅
１μｍ、深さ５μｍで形成した場合、ドレイン耐圧は５
０Ｖとなる。従来の素子の２５Ｖに対して、２倍のドレ
イン耐圧を得ることができる。さらに、キャリアが素子
内部の深い領域を流れるので、オン抵抗を低減すること
ができる。
合の構造断面図である。１は半導体基板、２は第１の半
導体領域としてのドレインｎ-型エピタキシャル層、３
は第２の半導体領域としてのｐ型チャネル形成領域、４
は第３の半導体領域としてのｎ+型ソース領域、５は第
４の半導体領域としてのｎ+型ドレインコンタクト領
域、６は第１導電性層としてのゲート電極、７は第２の
導電性層としてのソース電極、８は第３の導電性層とし
てのドレイン電極、９はゲート絶縁膜、１０は層間絶縁
膜である。図１の構造を使用した場合、ドレインに電圧
を印加したときの素子内部の等電位線は、図２に示され
る形になる。従来の素子で、ドレインコンタクト付近で
発生していた電界集中が緩和されるので、作用の項で説
明したように耐圧を改善することができる。例えば、前
述した従来の素子の構造例と同じくｎ-型エピタキシャ
ル層２の不純物濃度を１×１０16ｃｍ~3、ｎ+型ドレイ
ンコンタクト領域５の濃度を１×１０19ｃｍ~3、拡散深
さを０．５μｍ、ｎ+型ドレインコンタクト領域とｐ型
チャネル形成領域３との距離を１．５μｍとし、溝を幅
１μｍ、深さ５μｍで形成した場合、ドレイン耐圧は５
０Ｖとなる。従来の素子の２５Ｖに対して、２倍のドレ
イン耐圧を得ることができる。さらに、キャリアが素子
内部の深い領域を流れるので、オン抵抗を低減すること
ができる。
【０００８】次に、図３乃至図１８を用いて、製造方法
の実施例を説明する。ここでは、ｎチャネル型ＭＯＳＦ
ＥＴの製造方法について説明する。ｐチャネル型ＭＯＳ
ＦＥＴも、ｎ型とｐ型の導電型を入れ換えるだけで、同
様に製作できることはもちろんである。任意の導電型の
単結晶シリコンからなる半導体基板１を用意する。（図
３）その半導体基板上にｎ型を有し且つ半導体基板１に
比し高い比抵抗を有するとともに例えば単結晶シリコン
でなるドレイン領域部としての半導体層２を、エピタキ
シャル成長法によって形成する。（図４）次に、ドレイ
ンエピタキシャル層２の表面に、例えば熱酸化処理によ
って、半導体領域の半導体材料の酸化物（シリコン酸化
物）でなる、ゲート絶縁膜９を形成する。（図５）次
に、ゲート絶縁膜９上に、導電性材を導入していること
によって導電性を有する例えばポリシリコンでなる、ゲ
ート電極としての第１の導電性層６を例えばＣＶＤ法に
よって堆積形成する。（図６） 次に、ゲート電極６上に、例えば窒化シリコンでなる第
１のマスク層１１を、ゲート電極部を覆って、例えば窒
化シリコンによって堆積形成する。（図７） 次いでその層に対する反応性イオンエッチング処理によ
って、第１の導電性層６及びゲート絶縁膜９をエッチン
グし、ゲート電極を形成する。（図８） 次に、ドレインエピタキシャル層表面上に、第２のマス
ク層１２を、ドレイン領域となる部分を覆うように形成
する。（図９） 次に、ゲート電極１６と第２のマスク層１２をマスクと
して、例えばＢをイオン注入し、第２の半導体領域とし
てのチャネル形成領域３を形成する。（図１０ ） 次に、上記第２のマスク層を除去した後、ソース領
域となる部分のみ窓を開けて、第３のマスク層１３を形
成する。（図１１） 次に、ゲート電極６と第３のマスク層１３をマスクとし
て、例えばＰをイオン注入し、第３の半導体領域として
のソース領域４を形成する。（図１２） 次に、上記第３のマスク層を除去した後、溝を開ける部
分に窓を持つ第４のマスク層１４を例えばＭｏ、Ｔｉ、
Ｗ等の材料で形成する。（図１３） 次に、第４のマスク層１４を用いて、例えば反応性イオ
ンエッチングによって、ドレインエピタキシャル層に溝
を形成する。（図１４） 次に、第４のマスク層１４を引き続きマスクとして用い
て、例えばＰイオン注入を行うことによって、ドレイン
コンタクト領域としての第４の半導体領域を形成する。
（図１５） なお、ｎチャネル型の製造に限った場合には、フォスフ
ォ シリケイト ガラス（Phospho-Silicate Glass 以
下、ＰＳＧという）を堆積し、リフトオフ法等によって
第４のマスク層とともにＰＳＧを除去して溝のみにＰＳ
Ｇを残した後、熱処理によるＰＳＧからのＰの拡散によ
って、ドレインコンタクト領域５としての第４の半導体
領域を形成することもできる。（図１６） 次に、上記第４のマスク層を除去した後、ゲート電極６
とｎ-ドレインエピタキシャル層２の表面とを覆う層間
絶縁膜を形成する。（図１７） 次に、ソース領域４及びチャネル形成領域３へ接続する
ように例えばＡｌによってソース電極７を形成し、同様
にして溝部分にドレイン電極８を形成する。（図１８）
の実施例を説明する。ここでは、ｎチャネル型ＭＯＳＦ
ＥＴの製造方法について説明する。ｐチャネル型ＭＯＳ
ＦＥＴも、ｎ型とｐ型の導電型を入れ換えるだけで、同
様に製作できることはもちろんである。任意の導電型の
単結晶シリコンからなる半導体基板１を用意する。（図
３）その半導体基板上にｎ型を有し且つ半導体基板１に
比し高い比抵抗を有するとともに例えば単結晶シリコン
でなるドレイン領域部としての半導体層２を、エピタキ
シャル成長法によって形成する。（図４）次に、ドレイ
ンエピタキシャル層２の表面に、例えば熱酸化処理によ
って、半導体領域の半導体材料の酸化物（シリコン酸化
物）でなる、ゲート絶縁膜９を形成する。（図５）次
に、ゲート絶縁膜９上に、導電性材を導入していること
によって導電性を有する例えばポリシリコンでなる、ゲ
ート電極としての第１の導電性層６を例えばＣＶＤ法に
よって堆積形成する。（図６） 次に、ゲート電極６上に、例えば窒化シリコンでなる第
１のマスク層１１を、ゲート電極部を覆って、例えば窒
化シリコンによって堆積形成する。（図７） 次いでその層に対する反応性イオンエッチング処理によ
って、第１の導電性層６及びゲート絶縁膜９をエッチン
グし、ゲート電極を形成する。（図８） 次に、ドレインエピタキシャル層表面上に、第２のマス
ク層１２を、ドレイン領域となる部分を覆うように形成
する。（図９） 次に、ゲート電極１６と第２のマスク層１２をマスクと
して、例えばＢをイオン注入し、第２の半導体領域とし
てのチャネル形成領域３を形成する。（図１０ ） 次に、上記第２のマスク層を除去した後、ソース領
域となる部分のみ窓を開けて、第３のマスク層１３を形
成する。（図１１） 次に、ゲート電極６と第３のマスク層１３をマスクとし
て、例えばＰをイオン注入し、第３の半導体領域として
のソース領域４を形成する。（図１２） 次に、上記第３のマスク層を除去した後、溝を開ける部
分に窓を持つ第４のマスク層１４を例えばＭｏ、Ｔｉ、
Ｗ等の材料で形成する。（図１３） 次に、第４のマスク層１４を用いて、例えば反応性イオ
ンエッチングによって、ドレインエピタキシャル層に溝
を形成する。（図１４） 次に、第４のマスク層１４を引き続きマスクとして用い
て、例えばＰイオン注入を行うことによって、ドレイン
コンタクト領域としての第４の半導体領域を形成する。
（図１５） なお、ｎチャネル型の製造に限った場合には、フォスフ
ォ シリケイト ガラス（Phospho-Silicate Glass 以
下、ＰＳＧという）を堆積し、リフトオフ法等によって
第４のマスク層とともにＰＳＧを除去して溝のみにＰＳ
Ｇを残した後、熱処理によるＰＳＧからのＰの拡散によ
って、ドレインコンタクト領域５としての第４の半導体
領域を形成することもできる。（図１６） 次に、上記第４のマスク層を除去した後、ゲート電極６
とｎ-ドレインエピタキシャル層２の表面とを覆う層間
絶縁膜を形成する。（図１７） 次に、ソース領域４及びチャネル形成領域３へ接続する
ように例えばＡｌによってソース電極７を形成し、同様
にして溝部分にドレイン電極８を形成する。（図１８）
【０００９】
【発明の効果】以上説明したように、本発明は、従来の
横型ＭＯＳＦＥＴよりもドレイン耐圧を改善し、オン抵
抗を低減できるという利点がある。
横型ＭＯＳＦＥＴよりもドレイン耐圧を改善し、オン抵
抗を低減できるという利点がある。
【図１】本発明の実施例によるＭＯＳＦＥＴの断面構造
図
図
【図２】素子がカットオフ状態の時の等電位線の模式図
【図３】本発明の製造工程例図（１）
【図４】本発明の製造工程例図（２）
【図５】本発明の製造工程例図（３）
【図６】本発明の製造工程例図（４）
【図７】本発明の製造工程例図（５）
【図８】本発明の製造工程例図（６）
【図９】本発明の製造工程例図（７）
【図１０】本発明の製造工程例図（８）
【図１１】本発明の製造工程例図（９）
【図１２】本発明の製造工程例図（１０）
【図１３】本発明の製造工程例図（１１）
【図１４】本発明の製造工程例図（１２）
【図１５】本発明の製造工程例図（１３）
【図１６】本発明の製造工程例図（１３′）
【図１７】本発明の製造工程例図（１４）
【図１８】本発明の製造工程例図（１５）
【図１９】従来のＭＯＳＦＥＴの断面構造図
【図２０】従来の素子のカットオフ状態の時の等電位線
の模式図
の模式図
１ 半導体基板
２ ｎ-型ドレインエピタキシャル層（第１の半導体
領域） ３ ｐ型チャネル形成領域（第２の半導体領域） ４ ｎ+型ソース領域（第３の半導体領域） ５ ｎ+型ドレインコンタクト領域（第４の半導体領
域） ６ ゲート電極（第１の導電性層） ７ ソース電極（第２の導電性層） ８ ドレイン電極（第３の導電性層） ９ ゲート絶縁膜 １０ 層間絶縁膜 １１ 第１のマスク層 １２ 第２のマス
ク層 １３ 第３のマスク層 １４ 第４のマス
ク層 １５ ＰＳＧ １０１ バイアス電
圧
領域） ３ ｐ型チャネル形成領域（第２の半導体領域） ４ ｎ+型ソース領域（第３の半導体領域） ５ ｎ+型ドレインコンタクト領域（第４の半導体領
域） ６ ゲート電極（第１の導電性層） ７ ソース電極（第２の導電性層） ８ ドレイン電極（第３の導電性層） ９ ゲート絶縁膜 １０ 層間絶縁膜 １１ 第１のマスク層 １２ 第２のマス
ク層 １３ 第３のマスク層 １４ 第４のマス
ク層 １５ ＰＳＧ １０１ バイアス電
圧
Claims (2)
- 【請求項１】任意の導電型の半導体基板と、該基板上に
形成されたドレイン領域としての第１の導電型の第１の
半導体領域と、該第１の半導体領域上の表面に、層間絶
縁膜で相互に絶縁された、ゲート電極としての第１の導
電性層と、ソース電極としての第２の導電性層と、ドレ
イン電極としての第３の導電性層とを有し、 上記ゲート電極としての第１の導電性層は、上記第１の
半導体領域内の上記表面部位に形成された、第１の導電
型とは逆の第２の導電型からなるチャネル形成領域とし
ての第２の半導体領域の表面にゲート絶縁膜を介して形
成され、 上記ソース電極としての第２の導電性層は、上記第２の
半導体領域と、該領域内の上部に形成された、ソース領
域としての第１の導電型の第３の半導体領域とに接して
形成され、 さらに上記ドレイン電極としての第３の導電性層は、上
記第２と第３の半導体領域とは別の部位に形成されたド
レインコンタクト領域としての第１の導電型の第４の半
導体領域に接続された構成を有するＭＯＳＦＥＴにおい
て、 上記ドレイン電極としての第３の導電性層が、上記第１
の半導体領域内に表面から深さ方向に向けて設けた溝の
内部に突入した形状を備え、上記ドレインコンタクト領
域としての第１の導電型の第４の半導体領域が上記溝の
側壁を形成する構造を備えることを特徴とするＭＯＳＦ
ＥＴ。 - 【請求項２】任意の導電型の半導体基板上に、ドレイン
領域としての第１の導電型の第１の半導体領域を形成す
る工程と、 該第１の半導体領域上の表面に、ゲート絶縁膜としての
絶縁層を形成する行程と、 該ゲート絶縁膜上に、ゲート電極としての第１の導電性
層を形成する工程と、該第１の導電性層上に、第１のマ
スク層を、ゲート電極の形成位置に対応して形成する工
程と、 該第１のマスク層をマスクとしてエッチング処理によっ
て、上記ゲート電極の形成位置以外の上記第１の導電性
層及び上記ゲート絶縁膜を除去し、さらに該ゲート電極
位置の第１のマスク層を除去してゲート電極を形成する
工程と、 ドレイン領域とする部分を覆って上記ゲート電極上に延
長し、ソース領域とする半導体表面を外部に臨ませる窓
を有する第２のマスク層を形成する行程と、 該第２のマスク層とゲート電極をマスクとして、上記第
１の半導体領域内に該領域の表面から第２の導電型のチ
ャネル形成領域としての第２の半導体領域を、 不純物のイオンの打ち込み処理を伴って形成する工程
と、上記第２のマスク層を除去した後、 ドレイン領域とする部分を覆って上記ゲート電極上に延
長し、且つ上記第２の半導体領域の一部を覆う第３のマ
スク層を形成する行程と、 該第３のマスク層とゲート電極をマスクとして、上記第
２の半導体領域内に該領域の表面から第１の導電型のソ
ース領域としての第３の半導体領域を、不純物のイオン
の打ち込み処理を伴って形成する工程と、上記第３のマ
スク層を除去した後、 上記第１の半導体領域の表面のドレイン電極の形成位置
に対応して該第１の半導体領域の一部を外部に臨ませる
窓を有する第４のマスク層を形成する工程と、該第４の
マスク層をマスクとして、上記第１の半導体領域の表面
からその内部に向かうエッチング処理によって、上記第
１の半導体領域に、溝を形成する工程と、 上記第４のマスク層をマスクとして、第１の導電型の不
純物のイオン打ち込み処理を行うことによって、上記溝
の表面から該溝の側壁に対してドレインコンタクト領域
としての第４の半導体領域を形成する工程と、上記第４
のマスク層を除去した後、 上記第１の導電性層と、上記第１の半導体領域の表面を
覆う層間絶縁膜を形成する行程と、 上記第２の半導体領域と第３の半導体領域の表面に接続
するソース電極としての第２の導電性層と、上記第４の
半導体領域に接続するドレイン電極としての第３の導電
性層とを形成する工程を備えることを特徴とするＭＯＳ
ＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15834191A JPH0513758A (ja) | 1991-06-28 | 1991-06-28 | Ｍｏｓｆｅｔ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15834191A JPH0513758A (ja) | 1991-06-28 | 1991-06-28 | Ｍｏｓｆｅｔ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513758A true JPH0513758A (ja) | 1993-01-22 |
Family
ID=15669525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15834191A Pending JPH0513758A (ja) | 1991-06-28 | 1991-06-28 | Ｍｏｓｆｅｔ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513758A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6696727B2 (en) | 2001-04-05 | 2004-02-24 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor having improved withstand voltage |
| JP2006054248A (ja) * | 2004-08-10 | 2006-02-23 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| JP2009527901A (ja) * | 2006-02-16 | 2009-07-30 | フェアチャイルド・セミコンダクター・コーポレーション | セルフバイアス電極を有するラテラルパワーデバイス |
-
1991
- 1991-06-28 JP JP15834191A patent/JPH0513758A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6696727B2 (en) | 2001-04-05 | 2004-02-24 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor having improved withstand voltage |
| JP2006054248A (ja) * | 2004-08-10 | 2006-02-23 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| JP2009527901A (ja) * | 2006-02-16 | 2009-07-30 | フェアチャイルド・セミコンダクター・コーポレーション | セルフバイアス電極を有するラテラルパワーデバイス |
| US8659117B2 (en) | 2006-02-16 | 2014-02-25 | Fairchild Semiconductor Corporation | Lateral power diode with self-biasing electrode |
| KR101404906B1 (ko) * | 2006-02-16 | 2014-06-09 | 페어차일드 세미컨덕터 코포레이션 | 자기-바이어스 전극을 포함하는 수평형 전력 디바이스 |
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