TWI804303B - 寄生接面場效電晶體阻抗的降低方法 - Google Patents

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Abstract

一種寄生接面場效電晶體阻抗的降低方法，適於具有一半導體基底層之高功率元件，該降低方法包括：於該半導體基底層的頂表面設置複數個硬遮罩，其中，每一個硬遮罩係具有一下底面與一傾斜側壁，該傾斜側壁與下底面之間係形成有一銳角。之後，進行一基體離子植入製程，使相鄰的二該硬遮罩間形成有一基體區，該基體區係具有一上平面與一下平面，且該上平面之寬度係大於該下平面之寬度。緣此，本發明可控制寄生接面場效電晶體區具有下寬上窄的結構特徵，從而降低其阻抗，同時，因基體區底部角度的增加，亦有效地提升了該高功率元件的崩潰電壓。

Description

寄生接面場效電晶體阻抗的降低方法
本發明係有關於一種減緩寄生接面場效電晶體效應的製程技術，特別是一種利用側壁傾斜的離子植入阻擋層，以形成側邊傾斜並上寬下窄的半導體基體區，由此降低寄生接面場效電晶體阻抗的製程方法。
按，高功率元件基於低耗電、高耐壓、切換速度快、並具有安全的操作區間，因此在現今已極為廣泛地應用於各類電力電子領域中，如：切換開關、馬達控制、消費性電子與不斷電系統等等。由於功率積體電路及元件在相關電機電子產品領域中的應用日漸增多，且高功率元件的設計製造及工作條件皆有別於一般的低功率元件，因此，在高功率元件的設計過程中，該元件可承受的電壓及電流範圍、功率、元件的耐用性、以及可靠度等，通常是必須優先考慮的。
請參見第1圖所示，其係公開一種傳統垂直雙擴散金氧半場效應電晶體（VDMOSFET）之結構示意圖，其中包含有一N型半導體基材102、N型漂移區104、N型重摻雜區域（N+）121～122、P型重摻雜區域（P+）131～132、P型基體（P-body，或稱P-base）161～162 、汲極端100、閘極端201、以及源極端203。一般而言，不論是採用矽或是碳化矽材料，都可說是現今最成熟的高功率金氧半場效應電晶體之選項之一，其優點包括：製程方法和傳統的低壓金氧半場效電晶體幾乎一樣，而其平面通道則可使得元件的可靠度以及失效機制亦與傳統的低壓金氧半場效電晶體類似。不過，垂直雙擴散金氧半場效應電晶體仍有其兩個主要缺點：第一個是和溝槽式閘極金氧半場效電晶體相較之下，垂直雙擴散金氧半場效電晶體的晶胞週期（cell pitch）會比較大；第二個缺點則是，如第1圖所示，相鄰的P型基體161、162之間會產生有所謂的接面場效電晶體區域（Junction Field Effect Transistor，JFET region）106，而引發常見的接面場效電晶體效應（JFET effect），這兩個因素都會使得元件的特徵導通電阻（R on,sp）無可避免地上升。
大抵而言，現有技術改善接面場效電晶體效應的方法不外乎是：提高JFET區域的濃度、或是增加JFET區域的寬度。然而，增加JFET區域的寬度勢必會造成元件晶胞週期的增加，反而對特徵導通電阻非常不利，因此，現有文獻上的作法，另一則是調整JFET區域的濃度，並在P型基體下方可進一步增設有電流分佈層（Current Spreading Layer，CSL）。不過，值得注意的是，該些作法仍有其詬病之處，包含：提高JFET區的濃度或是增加電流分佈層，皆會有使元件之崩潰電壓下降、以及增加汲極-基體間電容（C DB）亦即輸出電容上升等之負面作用，這些都是現有技術迄今仍舊不得不妥協之缺失。
除此之外，已知P型基體多是採用離子植入的方式來製作，其基體的深度通常會設計在1微米左右。而大多數的摻雜元素在碳化矽基材中幾乎不會擴散，當要增加深度時，就必須增加離子植入的能量，而隨著離子植入的能量愈高，則產生的側向散射也就會愈多，因此，在實務上而言，真實的P型基體其側邊形狀不僅不會像如第1圖所示的垂直側邊111一樣地筆直，反倒會更像是往JFET區域突出的形狀，如本發明第2圖所示的突出側邊211一般，而這樣的形狀將會使得其中的JFET區域106變得更為狹窄，從而引發更加嚴重的JFET效應。為了改善此等缺失，以現有技術的發展趨勢看來，現有的改良方法，多著手於JFET區域本身濃度的調整，或是額外增設的電流分佈層。不過，這些作法不僅需要額外的製程步驟，使製程複雜度較高，不僅不符合降低製程成本的需求，亦存在有其無法避免的負面作用。
有鑒於此，考慮到上述所列之眾多問題點，極需要採納多方面的考量。故，本發明之發明人係有感於上述缺失之可改善，且依據多年來從事此方面之相關經驗，悉心觀察且研究之，並配合學理之運用，而提出一種設計新穎且有效改善上述缺失之本發明，其係揭露一種新穎的改良方法，並通過此創新的改良方法，不僅可以有效減緩已知的JFET效應，亦可以進一步地提高電晶體元件的崩潰電壓，並且與現有作法相容，本申請人將針對其具體之架構及實施方式，提供詳述於下。
為解決習知技術存在的問題，本發明之一目的係在於提供一種創新的製程技術，其係適於減緩現有的JFET效應。依據本發明所揭露之製程技術，主要係利用具有傾斜側壁的結構作為基體離子植入的硬遮罩，藉以在基體離子植入後形成側邊傾斜的基體區，進一步得到下寬上窄形狀的寄生接面場效電晶體區域，藉此減緩其JFET效應。
同時，此一側邊傾斜的基體區也增加了基體區底部的角度，進一步地提高元件之崩潰電壓，提升元件的崩潰特性。除此之外，依據本發明所公開之製程方法，其應用領域並不限於現有之矽（Si）基板與碳化矽（SiC）基板，基於相同原理亦可及於其他寬能隙半導體材料所製成之基板，例如：氧化鎵（Ga 2O 3）、氮化鋁（AlN）、以及鑽石（Diamond）基板等等。並且，依據本發明所公開之寄生接面場效電晶體效應的降低方法，其所能應用之高功率元件種類例如可及於垂直雙重擴散式金氧半場效電晶體（Vertical Double Diffused Metal Oxide Semiconductor Field Effect Transistor，VDMOSFET）或是絕緣閘極雙極性電晶體（Insulated Gate Bipolar Transistor，IGBT）。總括來說，熟習本技術領域之具備通常知識的技術人士能夠在不脫離本發明精神之前提下，根據本發明所披露之技術方案進行適當的修飾或變化，惟其變化例仍應隸屬本發明之發明範疇。本發明並不以該等所揭之參數及其條件、以及應用所屬領域為其限制。
依據本發明之實施例，其所揭露之製程方法係適於一高功率元件，該高功率元件具有一半導體基底層，所揭露之製程方法係用以降低其中所寄生接面場效電晶體之阻抗。
所述的寄生接面場效電晶體阻抗之降低方法包括：(a)：設置複數個硬遮罩於該半導體基底層的頂表面，其中，每一個硬遮罩係至少包括一下底面與一傾斜側壁，且該傾斜側壁與其下底面之間係形成有一銳角，該銳角較佳地可介於30度至80度之間；以及 (b)：接續進行一基體離子植入製程，使半導體基底層中位於相鄰的二個硬遮罩間可形成有一基體區，其中，所形成之基體區係具有一上平面與一下平面，且該上平面之寬度係大於該下平面之寬度。
根據本發明所揭露之製程技術，其中所使用之基體離子植入製程，包含其離子種類、植入能量、植入劑量，以及各項參數等，皆可依實際需求有所調整，具有極大的製程彈性。舉本發明之一實施例而言，其離子植入劑量例如可介於10 12至10 14cm -2之間，離子植入能量例如可介於10keV至2MeV之間。
根據本發明之實施例，其中，所述的半導體基底層中係形成有至少二該基體區，使一寄生接面場效電晶體區係形成於二該基體區之間，所述的寄生接面場效電晶體區係具有一上寬度與一下寬度，且該下寬度係大於該上寬度，以形成一種下寬上窄之結構特徵。
本發明係藉由形成此種下寬上窄形狀的寄生接面場效電晶體區，減緩現有的JFET效應，同時基於基體區之底部角度的增加，也進一步地提升了元件的崩潰電壓。
其中，本發明所採用的硬遮罩係可以通過由一阻擋層經過微影蝕刻製程所形成，所述的阻擋層之材質例如可為：二氧化矽、氮化矽、或多晶矽，並具有0.5微米至3微米之間的厚度。
再者，在形成前述之基體區之後，本發明更進一步地將該些硬遮罩去除，並成長一場氧化層，之後針對場氧化層進行一微影蝕刻製程，以形成元件閘極區。再於該元件閘極區中形成一閘極氧化層，之後，在閘極氧化層上形成一閘極導電層，以在該閘極導電層上接續沉積有介電層，並形成至少一接觸金屬窗區，其係延伸通過所述的介電層，以電性連接於該高功率元件之半導體基底層，以提供電性導通。
其中，所述的閘極導電層的形成方法，例如可先通過一低壓化學氣相沉積製程，沉積複晶矽作為其閘極材料，再經由一回蝕刻製程反蝕刻該複晶矽，以形成所述的閘極導電層。
綜上所陳，可以顯見，本發明主要係公開了一種寄生接面場效電晶體阻抗的降低方法，根據本發明所揭露的製程技術，可廣泛應用於具有VDMOSFET結構之功率電晶體元件，降低其特徵導通電阻（R on,sp），並提高其崩潰電壓。本發明亦具有極高之技術相容性，可與現有技藝已存在之作法一併使用，實富產業上之應用價值。
惟值得說明的是，本發明所揭實施例係以碳化矽作為一示性例進行說明，其目的係為了使本領域之人士可充分瞭解本發明之技術思想，而並非用以限制本發明之應用。換言之，本發明所公開之製程方法，其係可應用於不限碳化矽基材，亦可及於各種半導體材料。
底下係進一步藉由具體實施例配合所附的圖式詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
以上有關於本發明的內容說明，與以下的實施方式係用以示範與解釋本發明的精神與原理，並且提供本發明的專利申請範圍更進一步的解釋。有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
其中，參考本發明之優選實施例，其示例係於附圖中示出，並在其附圖與說明書中，本發明係盡可能使用相同的附圖標記指代相同或相似的元件。
以下本發明所公開之實施方式係為了闡明本發明之技術內容及其技術特點，並為了俾使本領域之技術人員能夠理解、製造、與使用本發明。 然而，應注意的是，該些實施方式並非用以限制本發明之發明範疇。 因此，根據本發明精神的任何均等修改或其變化例，亦應也當涵蓋於本發明之發明範圍內，乃合先敘明。
本發明係揭露一種寄生接面場效電晶體阻抗的降低方法。請配合參閱本發明圖示第3A至3I圖所示，其係為應用本發明所揭露方法之一種高功率元件之剖面結構示意圖，該高功率元件係具有一半導體基底層，其係以一半導體材料所製成，所述的半導體材料例如可為矽、或是寬能隙，如：碳化矽（SiC）、氧化鎵（Ga 2O 3）、氮化鋁（AlN）、以及鑽石（Diamond）等材料。首先，如第3A圖所示，本發明係提供一N型半導體基板（N+ sub）300，並在該N型半導體基板300上形成一N型磊晶層（N-epi）302，在本發明之一較佳示性的實施例中，其係以該高功率元件採用N型碳化矽作為N型半導體基板（N+ sub）300之材質，並在該基板300的正面以磊晶方式成長濃度為1x10 16cm -3，厚度為5.5微米（μm）的N型碳化矽磊晶層（N-epi）302，以形成如第3A圖所示之結構。惟值得說明的是，所述的基板材質並不以N型碳化矽為限，在本發明之其他實施例中，其他大抵以寬能隙半導體材料，如：氧化鎵（Ga 2O 3）、氮化鋁（AlN）、以及鑽石（Diamond），或是矽基材等材質所製成的基板，皆可應用於本發明所屬領域，關於本發明以下之說明僅以N型碳化矽材料作為一示範例進行本發明之技術說明，基於同樣的技術原理，本領域具通常知識之技術人士自然可在本發明之教示下將其應用於P型半導體基板之電晶體元件，本發明在此不予贅述。
隨後，經過RCA清洗後，沉積二氧化矽作為阻擋層，並通過微影蝕刻定義出N+源極窗口，根據本發明之實施例，如第3B圖所示，一第一N型重摻雜區（N+）141與一第二N型重摻雜區（N+）142係通過在所述的N型磊晶層302中進行一源極離子植入製程而形成，並在進行源極離子植入製程後，去除阻擋層。重複RCA清洗開始的步驟，之後，進行P型摻雜區域（P+）之定義及離子植入，以形成第3B圖中所示之第一P型重摻雜區（P+）151以及第二P型重摻雜區（P+）152。
其中，如第3B圖所示，N型磊晶層302係形成於所述的N型半導體基板300之上，所述的第一P型重摻雜區151係鄰接於該第一N型重摻雜區141，且與該第一N型重摻雜區141共同設置於該N型磊晶層302中。所述的第二P型重摻雜區152係鄰接於該第二N型重摻雜區142，且與該第二N型重摻雜區142共同設置於該N型磊晶層302中。之後，可再一次以二氧化矽作為阻擋層，並通過微影蝕刻定義出浮動保護環區域之窗口，以進行浮動保護環離子植入，之後，再次去除阻擋層，以在該高功率元件之終端（termination）形成至少一浮動保護環304。根據本發明之實施例，所述的浮動保護環304係可通過前述浮動保護環之區域定義及離子植入等製程，形成於所述的第一P型重摻雜區151或第二P型重摻雜區152之外側終端，以提供耐壓保護。於此，形成本實施例中所應用高功率元件（N型通道VDMOSFET）之一半導體基底層。惟，本發明所能應用之高功率元件種類並不以包含N型通道之VDMOSFET為限，亦可應用於包含P型通道之電晶體的高功率元件，或是廣泛及於任何凡具有VDMOSFET結構之N型或P型通道之電晶體，例如：絕緣閘極雙極性電晶體（IGBT）等的高功率元件。本發明在此係以N型通道之VDMOSFET作為一示性例進行說明，並非用以限制本發明之發明範圍。上揭第3A圖至第3B圖所示，係為VDMOSFET的標準製程，接續進入本發明的創新製程。
請參閱第3C圖所示結構，配合本發明第4圖所公開之步驟流程圖，其中，該等步驟S422與步驟S424係為本發明所揭露如何降低寄生接面場效電晶體阻抗之方法的步驟流程圖。承前所述，在完成上述VDMOSFET的標準製程（如第3B圖所示）後，本發明接著如步驟S422所示，在此高功率元件之半導體基底層的頂表面上提供有複數個硬遮罩402，如第3C圖所示，其中，每一個硬遮罩402係至少包括一下底面402B與一傾斜側壁402S，並使所述的傾斜側壁402S與下底面402B之間係形成有一銳角Ɵ。
根據本發明之一較佳實施例，其中，這些硬遮罩402係可通過由一阻擋層通過微影蝕刻製程來形成，使這些硬遮罩402可具有特定的形狀，也便是本發明所公開之傾斜側壁402S、下底面402B、及其之間所形成之該銳角Ɵ。在本發明之一實施例中，所選用的阻擋層之材質例如可為二氧化矽、氮化矽、或多晶矽。阻擋層之厚度例如可介於0.5微米至3微米之間。在本發明第3C圖所示之一示性例中，申請人係以硬遮罩402之外型為一梯形結構作為解釋本發明技術思想的一種實施態樣，惟依據本發明之其他實施態樣，則該硬遮罩402亦可以呈三角形結構，舉凡所述的硬遮罩402具有傾斜側壁402S、下底面402B、及其之間所形成銳角Ɵ，則皆可用以實現本發明之發明目的，而非當用以限制本發明之發明範疇。本領域具通常知識之技術人士，當可在不脫離本發明之精神前提下，自行變化其實施態樣，惟在其均等範圍內，仍應隸屬於本發明之發明範疇。
其中，所形成之該銳角Ɵ，較佳地係可介於30度至80度之間。之後，如步驟S424所示，本發明便可接續進行一基體離子植入製程，請參考第3D圖所示，所述的基體離子植入製程PI係使得半導體基底層中位於相鄰的二個硬遮罩402間可形成有一基體區（P-body）55，並使得所形成之該基體區55具有一上平面與一下平面，且該上平面之寬度W1係會大於該下平面之寬度W2，使W1＞W2。
其中，所述的基體離子植入製程PI係可通過植入硼、鋁、磷、或氮離子來進行。舉例來說，當用於形成N通道的VDMOSFET時，可以是透過植入硼或鋁來進行，而用於形成P通道的VDMOSFET時，則可以選用磷或是氮。一般而言，基體離子植入製程PI之離子植入劑量係介於10 12至10 14cm -2之間，該基體離子植入製程PI之離子植入能量係介於10keV至2MeV之間。大抵而言，依據本發明所揭露之離子植入製程以及進行該製程的條件，例如：離子植入劑量、離子植入能量等等，皆具有一定的製程彈性。惟須說明的是，本發明並不以此處所揭之實施態樣所公開之製程參數及其所使用的離子植入種類等為限制。
值得注意的是，依據本發明之實施例，基於該基體離子植入製程PI，主要係依據硬遮罩402的外型來進行佈植，因此，可以看出，本發明所形成之此基體區55之上平面與下平面之間亦具有一連接側壁55S，且該連接側壁55S之斜率係會與所使用的硬遮罩402之傾斜側壁402S之斜率一致。
在此情況下，可以顯見的是，在此高功率元件之半導體基底層中，相鄰的二個基體區55之間係形成有一寄生接面場效電晶體（parasitic JFET）區60，且該寄生接面場效電晶體區60相對於其兩側的基體區55係具有一上寬度W3與一下寬度W4，使得該下寬度W4係大於該上寬度W3。本發明係藉由控制寄生接面場效電晶體區60的形狀，使其呈現下寬上窄的結構特徵（下寬度W4＞上寬度W3），如此一來，便可減緩既有的JFET效應，有效使得寄生接面場效電晶體的阻抗下降，本申請人亦通過數據驗證，乃會進一步地提供相關之模擬數據及分析佐證本發明之功效，將容後詳述。
之後，請參照第3E圖所示，本發明接著將前述之硬遮罩402去除，再如第3F圖所示，透過化學氣相沉積（Chemical Vapor Deposition，CVD）技術沉積二氧化矽作為場氧化層70，並針對該場氧化層70進行一微影蝕刻製程，以定義出元件閘極區72。之後，請參照第3G圖所示，於該元件閘極區72中形成一閘極氧化層74，該閘極氧化層74例如可透過一熱氧化或化學氣相沉積技術來形成。之後，如第3H圖所示，再於閘極氧化層74上形成閘極導電層80，在本發明之一較佳實施例中，所述的閘極導電層80例如是可以通過一低壓化學氣相沉積（Low-pressure CVD，LPCVD）製程，沉積複晶矽作為其閘極材料，並接著通過一回蝕刻（etch back）製程，經由沉積再反蝕刻的方式，形成第3H圖中所示之閘極導電層80結構。
接著，如第3I圖所示，本發明係在閘極導電層80上接續沉積一介電層82，之後，形成至少一接觸金屬窗區84，以進行後續之接觸窗蝕刻、金屬沉積、金屬蝕刻等等製程步驟，其中，所述的接觸金屬窗區84係延伸通過所述的介電層82並電性連接於此高功率元件之半導體基底層，以提供電性導通。另一方面而言，若由另一視角來看（本圖中此一視角未能見），則複晶矽閘極亦會需要有所述的金屬接觸，惟其位置並非座落於此視角之剖面線上，本領域具通常知識之技術人士當可自行實施，本發明係不在此贅述。
大抵而言，本發明在此所舉之後續製程包括：成長場氧化層70（如第3F圖）、以熱氧化或化學氣相沉積技術製作閘極氧化層74（如第3G圖）、進行閘極導電層80之閘極沉積（如第3H圖）、介電層沉積、接觸窗蝕刻、金屬沉積、金屬蝕刻（如第3I圖）等等製程步驟，基本上大致與一般的VDMOSFET製程相同，製作完成的元件如第3I圖所示，故本發明係不於此重述。
本發明之技術核心乃在於：透過提供具有傾斜側壁的離子植入硬遮罩，以形成側邊傾斜的基體區，從而得到下寬上窄形狀的寄生接面場效電晶體區，藉由此結構特徵減緩寄生接面場效電晶體效應。除此之外，此種具有側邊傾斜的基體區同時也增加了基體底部的角度，能夠提高元件的崩潰電壓。
以下，續請參閱第5圖及第6圖所示，其係各自為現有技術之VDMOSFET的基體區具有突出側邊211與應用本發明所公開之具有傾斜側壁的離子植入硬遮罩，以形成具有傾斜側邊222的基體區之示意圖，由第6圖中可以明顯看出，應用本發明之製程方法，所形成之寄生接面場效電晶體區，其下寬度W4確實大於上寬度W3，以形成下寬上窄之結構特徵，從而減緩其寄生接面場效電晶體效應。第7圖係為依據第5圖現有結構之電場分佈示意圖，第8圖係為依據第6圖本發明所揭結構之電場分佈示意圖，由該等圖示可以明顯看出，在傳統技術中，基體底部區域E1的電場強度約為2.47MV/cm，相較之下，當應用本發明所揭技術時，如第8圖所示，其基體底部區域E2的電場強度係可下降至2.36MV/cm。再更進一步來看，請參見第9圖與第10圖所示，其係分別為依據第5圖現有結構與依據第6圖本發明所揭結構，在Vgs=20V，Vds=10V時之電流密度分佈之示意圖。申請人經模擬計算可得，第9圖中的寄生接面場效電晶體阻抗R JFET=(9.25-7.36)/1.39*10 -4=13697Ω，相較之下，第10圖中的寄生接面場效電晶體阻抗R JFET=(8.42-5.94)/3.95*10 -4=6278Ω，顯見其阻值係可獲得大幅度地下降，寄生接面場效電晶體效應明顯獲得改善；除此之外，電流分佈密度亦如第10圖中方向D1所示，顯示可呈現明顯的增益。
鑒於該等模擬數據的提供及分析計算，可以明顯所見，通過本發明所公開之製程方法，確實可以有效降低寄生接面場效電晶體的阻抗，同時，亦提升元件的崩潰電壓，相較於現有技術，具有極佳的發明功效。
因此，能夠確信的是，本發明的確提出一種極為新穎且創新的製程技術，其係透過具有傾斜側壁的離子植入硬遮罩，來形成具有側邊傾斜的基體區，從而得到下寬上窄形狀的JFET區，並藉由此下寬上窄的結構特性減緩JFET效應。本發明所公開之製程方法不僅複雜度低，不會造成製程成本的增加，亦可以解決現有技術將JFET區域濃度提高所造成崩潰電壓降低，以及輸出電容增加的負面作用。
另一方面而言，通過使用本發明所揭露之製程方法，形成具有側邊傾斜的基體區，也同時增加了基體區底部的角度，能夠提升元件的崩潰電壓，使其具有更佳的崩潰特性。除此之外，本發明所揭露之寄生接面場效電晶體阻抗的降低方法尚可以與現有已存在的其他技術合併使用，例如：在基體區下方同時設置電流分佈層（CSL），技術上而言，具有極高的相容性，實附有創新及實用價值。
綜上所陳，可以確立的是通過本發明所公開之實施例及其製程方法，其係可有效地解決現有技術中尚存之缺失。並且，基於本發明係可有效地應用於碳化矽、甚或廣及於其他具有寬能隙半導體材料之基材，除此之外，本發明所揭露之製程方法，亦可應用於一般的VDMOSFET，或任何具有VDMOSFET結構之電晶體元件（例如：IGBT）；顯見本申請人在此案所請求之技術方案的確具有極佳之產業利用性及競爭力，其發明所屬技術特徵、方法手段與達成之功效係顯著地不同於現行方案，實非為熟悉該項技術者能輕易完成者，而應具有專利要件。
值得提醒的是，本發明並不以上揭之數個製程佈局為限。換言之，熟習本領域之技術人士當可依據其實際的產品規格，基於本發明之發明意旨與其精神思想進行均等之修改和變化，惟該等變化實施例仍應落入本發明之發明範疇。
以上所述之實施例僅係為說明本發明之技術思想及特點，其目的在使熟習此項技藝之人士能夠瞭解本發明之內容並據以實施，當不能以之限定本發明之專利範圍，即大凡依本發明所揭示之精神所作之均等變化或修飾，仍應涵蓋在本發明之專利範圍內。
55:基體區 55S:連接側壁 60:寄生接面場效電晶體區 70:場氧化層 72:元件閘極區 74:閘極氧化層 80:閘極導電層 82:介電層 84:接觸金屬窗區 100:汲極端 102:N型半導體基材 104:N型漂移區 106:接面場效電晶體區域 111:垂直側邊 121,122:N型重摻雜區域 131,132:P型重摻雜區域 141:第一N型重摻雜區 142:第二N型重摻雜區 151:第一P型重摻雜區 152:第二P型重摻雜區 161,162:P型基體 201:閘極端 203:源極端 211:突出側邊 222:傾斜側邊 300:N型半導體基板 302:N型磊晶層 304:浮動保護環 402:硬遮罩 402B:下底面 402S:傾斜側壁 Ɵ:銳角 PI:基體離子植入製程 W1,W2:寬度 W3:上寬度 W4:下寬度 S422、S424:步驟 E1,E2:基體底部區域 D1:方向
第1圖係為傳統一垂直雙擴散金氧半場效應電晶體具有垂直側邊之結構示意圖。 第2圖係為傳統一垂直雙擴散金氧半場效應電晶體具有突出側邊之結構示意圖。 第3A圖係為根據本發明實施例在N型半導體基板上形成N型磊晶層之示意圖。 第3B圖係為根據第3A圖之結構進行源極離子植入、P+區域以及浮動保護環區域之定義及離子植入後之示意圖。 第3C圖係為根據第3B圖之結構在其頂表面形成有複數個硬遮罩之示意圖。 第3D圖係為根據第3C圖之結構進行基體離子植入製程後之示意圖。 第3E圖係為根據第3D圖之結構去除硬遮罩後之示意圖。 第3F圖係為根據第3E圖之結構成長場氧化層之示意圖。 第3G圖係為根據第3F圖之結構形成閘極氧化層之示意圖。 第3H圖係為根據第3G圖之結構再於閘極氧化層上形成閘極導電層之示意圖。 第3I圖係為根據第3H圖之結構依序進行介電層沉積，並形成接觸金屬窗區以完成電晶體製作之示意圖。 第4圖係為本發明所揭露寄生接面場效電晶體阻抗的降低方法之步驟流程圖。 第5圖係為現有技術之VDMOSFET的基體區具有突出側邊之示意圖。 第6圖係為應用本發明所公開之製程方法以形成具有傾斜側邊的基體區之示意圖。 第7圖係為依據第5圖現有結構之電場分佈示意圖。 第8圖係為依據第6圖本發明所揭結構之電場分佈示意圖。 第9圖係為依據第5圖之現有結構在Vgs=20V，Vds=10V時之電流密度分佈之示意圖。 第10圖係為依據第6圖本發明所揭結構在Vgs=20V，Vds=10V時之電流密度分佈之示意圖。
55:基體區
55S:連接側壁
60:寄生接面場效電晶體區
300:N型半導體基板
302:N型磊晶層
304:浮動保護環
402:硬遮罩
402S:傾斜側壁
θ:銳角
PI:基體離子植入製程
W1,W2:寬度
W3:上寬度
W4:下寬度

Claims (17)

  1. 一種寄生接面場效電晶體阻抗的降低方法，適於一高功率元件，該高功率元件具有一半導體基底層，該寄生接面場效電晶體阻抗的降低方法包括： 設置複數個硬遮罩於該半導體基底層的頂表面，其中每一該硬遮罩係至少包括一下底面與一傾斜側壁，該傾斜側壁與該下底面之間係形成有一銳角；以及 進行一基體離子植入製程，使該半導體基底層中位於相鄰的二該硬遮罩間形成有一基體區，該基體區係具有一上平面與一下平面，且該上平面之寬度係大於該下平面之寬度。
  2. 如請求項1所述之寄生接面場效電晶體阻抗的降低方法，其中，該半導體基底層中係形成有至少二該基體區，一寄生接面場效電晶體區係形成於二該基體區之間，該寄生接面場效電晶體區係具有一上寬度與一下寬度，且該下寬度係大於該上寬度。
  3. 如請求項1所述之寄生接面場效電晶體阻抗的降低方法，其中，該基體區之該上平面與該下平面之間係具有一連接側壁，該連接側壁之斜率係與一該硬遮罩之該傾斜側壁之斜率一致。
  4. 如請求項1所述之寄生接面場效電晶體阻抗的降低方法，其中，該些硬遮罩係由一阻擋層通過微影蝕刻製程所形成，該阻擋層之材質係為二氧化矽、氮化矽、或多晶矽。
  5. 如請求項4所述之寄生接面場效電晶體阻抗的降低方法，其中，該阻擋層之厚度係介於0.5微米至3微米之間。
  6. 如請求項1所述之寄生接面場效電晶體阻抗的降低方法，其中，該銳角係介於30度至80度之間。
  7. 如請求項1所述之寄生接面場效電晶體阻抗的降低方法，其中，該基體離子植入製程係通過植入硼、鋁、磷、或氮離子來進行。
  8. 如請求項1所述之寄生接面場效電晶體阻抗的降低方法，其中，該基體離子植入製程之離子植入劑量係介於10 12至10 14cm -2之間。
  9. 如請求項1所述之寄生接面場效電晶體阻抗的降低方法，其中，該基體離子植入製程之離子植入能量係介於10keV至2MeV之間。
  10. 如請求項1所述之寄生接面場效電晶體阻抗的降低方法，其中，一該硬遮罩之外型係呈梯形結構或三角形結構。
  11. 如請求項1所述之寄生接面場效電晶體阻抗的降低方法，其中，在形成該基體區之後，更包括步驟： 去除該些硬遮罩，並成長一場氧化層； 針對該場氧化層進行一微影蝕刻製程，以形成一元件閘極區； 於該元件閘極區中形成一閘極氧化層； 於該閘極氧化層上形成一閘極導電層，並在該閘極導電層上續沉積一介電層；以及 形成至少一接觸金屬窗區，其係延伸通過該介電層，並電性連接於該高功率元件之該半導體基底層，以提供電性導通。
  12. 如請求項11所述之寄生接面場效電晶體阻抗的降低方法，其中，在形成該閘極導電層的步驟中，更包括： 通過一低壓化學氣相沉積製程沉積一複晶矽；以及 利用一回蝕刻製程反蝕刻該複晶矽，以形成該閘極導電層。
  13. 如請求項1所述之寄生接面場效電晶體阻抗的降低方法，其中，該高功率元件之該半導體基底層係以一半導體材料所製成，該半導體材料係包括：矽、碳化矽、氧化鎵、氮化鋁、以及鑽石。
  14. 如請求項1所述之寄生接面場效電晶體阻抗的降低方法，其中，該高功率元件係包括一垂直雙重擴散式金氧半場效電晶體（VDMOSFET）或一絕緣閘極雙極性電晶體（IGBT）。
  15. 如請求項1所述之寄生接面場效電晶體阻抗的降低方法，其中，該高功率元件之該半導體基底層係包括有一N型半導體基板、一N型磊晶層、一第一N型重摻雜區、一第二N型重摻雜區、一第一P型重摻雜區、一第二P型重摻雜區、以及至少一浮動保護環，其中，該N型磊晶層係位於該N型半導體基板上，該第一P型重摻雜區係鄰接於該第一N型重摻雜區，且與該第一N型重摻雜區共同設置於該N型磊晶層中，該第二P型重摻雜區係鄰接於該第二N型重摻雜區，且與該第二N型重摻雜區共同設置於該N型磊晶層中，該至少一浮動保護環係設置於該第一P型重摻雜區或該第二P型重摻雜區之外側終端。
  16. 如請求項15所述之寄生接面場效電晶體阻抗的降低方法，其中，該第一N型重摻雜區與該第二N型重摻雜區係通過在該N型磊晶層中進行一源極離子植入製程而形成。
  17. 如請求項15所述之寄生接面場效電晶體阻抗的降低方法，其中，該N型半導體基板之材質係為N型碳化矽基板。
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* Cited by examiner, † Cited by third party
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US20140252456A1 (en) * 2013-03-07 2014-09-11 Silergy Semiconductor Technology (Hangzhou) Ltd Semiconductor device and its manufacturing method
US11152504B2 (en) * 2017-06-05 2021-10-19 X-Fab Semiconductor Foundries Gmbh Methods of fabricating field-effect transistors

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140252456A1 (en) * 2013-03-07 2014-09-11 Silergy Semiconductor Technology (Hangzhou) Ltd Semiconductor device and its manufacturing method
US11152504B2 (en) * 2017-06-05 2021-10-19 X-Fab Semiconductor Foundries Gmbh Methods of fabricating field-effect transistors

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