JP3048261B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3048261B2 JP3048261B2 JP3212428A JP21242891A JP3048261B2 JP 3048261 B2 JP3048261 B2 JP 3048261B2 JP 3212428 A JP3212428 A JP 3212428A JP 21242891 A JP21242891 A JP 21242891A JP 3048261 B2 JP3048261 B2 JP 3048261B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- gate
- trench
- cathode
- gate region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Thyristors (AREA)
Description
【０００１】
【産業上の利用分野】この発明は半導体装置、例えば、
静電誘導サイリスタの製造方法に関する。
静電誘導サイリスタの製造方法に関する。
【０００２】
【従来の技術】有用な半導体装置の一つとして静電誘導
サイリスタがある。図４は、従来の表面ゲート型静電誘
導サイリスタの基本構成をあらわす。図４の静電誘導サ
イリスタ５０では、半導体基板５１一側の表面部分にｎ
+ 型カソード領域５２とこのカソード領域５２を流れる
電流を制御するｐ+ 型ゲート領域５３が、ゲート領域５
３の間にカソード領域５２が位置するようにして設けら
れ、半導体基板５１他側にｐ+ 型アノード領域５４が設
けられていて、さらに、カソード領域５２とアノード領
域５４の間がｎ- 型高比抵抗領域（ベース領域）５５と
なっている。そして、カソード領域５２にはカソード電
極（図示省略）が、ゲート領域５３にはゲート電極（図
示省略）が絶縁酸化膜（図示省略）を貫通してそれぞれ
コンタクトし、ｐ+ 型アノード領域５４にはアノード電
極（図示省略）がコンタクトしている。
サイリスタがある。図４は、従来の表面ゲート型静電誘
導サイリスタの基本構成をあらわす。図４の静電誘導サ
イリスタ５０では、半導体基板５１一側の表面部分にｎ
+ 型カソード領域５２とこのカソード領域５２を流れる
電流を制御するｐ+ 型ゲート領域５３が、ゲート領域５
３の間にカソード領域５２が位置するようにして設けら
れ、半導体基板５１他側にｐ+ 型アノード領域５４が設
けられていて、さらに、カソード領域５２とアノード領
域５４の間がｎ- 型高比抵抗領域（ベース領域）５５と
なっている。そして、カソード領域５２にはカソード電
極（図示省略）が、ゲート領域５３にはゲート電極（図
示省略）が絶縁酸化膜（図示省略）を貫通してそれぞれ
コンタクトし、ｐ+ 型アノード領域５４にはアノード電
極（図示省略）がコンタクトしている。
【０００３】上記の他に、図５にみるように、ゲート領
域６３が、半導体基板５１のゲート領域を形成する位置
に設けられたトレンチ溝６７内面から不純物を導入する
ことにより形成された静電誘導サイリスタ６０もある。
これらの静電誘導サイリスタ５０，６０は、それぞれ、
ゲート領域５３，６３に加わる電圧をコントロールする
ことにより、オン・オフするようになっている。
域６３が、半導体基板５１のゲート領域を形成する位置
に設けられたトレンチ溝６７内面から不純物を導入する
ことにより形成された静電誘導サイリスタ６０もある。
これらの静電誘導サイリスタ５０，６０は、それぞれ、
ゲート領域５３，６３に加わる電圧をコントロールする
ことにより、オン・オフするようになっている。
【０００４】静電誘導サイリスタ５０では、特にノーマ
リイオフタイプ（ゲート領域への印加電圧＝０でオフ状
態となるタイプ）の場合、各ゲート領域５３が深く、し
かも、ゲート領域５３間の間隔が狭くなる。つまり、ゲ
ート領域形成用不純物の拡散距離を深さ方向および横方
向の両方ともに長くするのである。しかしながら、静電
誘導サイリスタ５０では、不純物拡散を深さ方向・横方
向の両方とも同時に精度良くコントロールすることが非
常に難しく、その結果、ゲート・カソード間の逆耐圧特
性の支配因子たるゲート領域・カソード領域の接合部濃
度が中々一定せず、ゲート・カソード間の逆耐圧特性が
安定しないという問題がある。また、不純物を深く拡散
する場合には横方向の拡散距離が必要以上に長くなるた
め、半導体基板５１表面におけるゲート領域５３寸法が
大きくなり、集積度を上げることが難しいという問題も
生じる。
リイオフタイプ（ゲート領域への印加電圧＝０でオフ状
態となるタイプ）の場合、各ゲート領域５３が深く、し
かも、ゲート領域５３間の間隔が狭くなる。つまり、ゲ
ート領域形成用不純物の拡散距離を深さ方向および横方
向の両方ともに長くするのである。しかしながら、静電
誘導サイリスタ５０では、不純物拡散を深さ方向・横方
向の両方とも同時に精度良くコントロールすることが非
常に難しく、その結果、ゲート・カソード間の逆耐圧特
性の支配因子たるゲート領域・カソード領域の接合部濃
度が中々一定せず、ゲート・カソード間の逆耐圧特性が
安定しないという問題がある。また、不純物を深く拡散
する場合には横方向の拡散距離が必要以上に長くなるた
め、半導体基板５１表面におけるゲート領域５３寸法が
大きくなり、集積度を上げることが難しいという問題も
生じる。
【０００５】これに対して、静電誘導サイリスタ６０で
は、トレンチ溝６７のある分だけ深さ方向、ひいては横
方向の不純物の拡散距離が短くなり、集積度を上げるこ
とができる。しかし、トレンチ溝６７のある場合はゲー
ト領域６３の不純物濃度を高くする必要があり、その結
果、ゲート領域・カソード領域の接合部濃度が高くな
り、ゲート・カソード間の逆耐圧が数Ｖ程度と高くする
ことが難しいという問題が出てくる。それに、ゲート領
域６３同志は全体が同じように狭い間隔で長い区間にわ
たって対向しているため、チャネル縦方向の抵抗が大き
くなり、オン電圧が高くなってしまうという問題もあ
る。
は、トレンチ溝６７のある分だけ深さ方向、ひいては横
方向の不純物の拡散距離が短くなり、集積度を上げるこ
とができる。しかし、トレンチ溝６７のある場合はゲー
ト領域６３の不純物濃度を高くする必要があり、その結
果、ゲート領域・カソード領域の接合部濃度が高くな
り、ゲート・カソード間の逆耐圧が数Ｖ程度と高くする
ことが難しいという問題が出てくる。それに、ゲート領
域６３同志は全体が同じように狭い間隔で長い区間にわ
たって対向しているため、チャネル縦方向の抵抗が大き
くなり、オン電圧が高くなってしまうという問題もあ
る。
【０００６】
【発明が解決しようとする課題】この発明は、上記事情
に鑑み、ゲート・カソード間の逆耐圧特性が改善され、
オン電圧が低くて、しかも、集積度が高いノーマリイオ
フタイプの半導体装置を容易に得ることのできる方法を
提供することを課題とする。
に鑑み、ゲート・カソード間の逆耐圧特性が改善され、
オン電圧が低くて、しかも、集積度が高いノーマリイオ
フタイプの半導体装置を容易に得ることのできる方法を
提供することを課題とする。
【０００７】
【課題を解決するための手段】前記課題を解決するた
め、この発明の半導体装置の製造方法では、半導体基板
一側の表面部分にカソード領域とこのカソード領域を流
れる電流を制御するゲート領域とが、前記カソード領域
がゲート領域の間に位置するようにして設けられている
半導体装置を得るにあたり、前記ゲート領域を形成する
位置にトレンチ溝が設けられている半導体基板のトレン
チ溝の内部を含む表面に、シリコン酸化膜および／また
はシリコン窒化膜を堆積させ、異方性エッチング処理に
より前記堆積膜のうちトレンチ溝の底面のみを除去し、
トレンチ溝の内側面を前記堆積膜からなるマスクで覆っ
ておく工程と、不純物を前記トレンチ溝底面から導入す
るようにして前記ゲート領域を形成する工程とを含む構
成をとるようにしている。
め、この発明の半導体装置の製造方法では、半導体基板
一側の表面部分にカソード領域とこのカソード領域を流
れる電流を制御するゲート領域とが、前記カソード領域
がゲート領域の間に位置するようにして設けられている
半導体装置を得るにあたり、前記ゲート領域を形成する
位置にトレンチ溝が設けられている半導体基板のトレン
チ溝の内部を含む表面に、シリコン酸化膜および／また
はシリコン窒化膜を堆積させ、異方性エッチング処理に
より前記堆積膜のうちトレンチ溝の底面のみを除去し、
トレンチ溝の内側面を前記堆積膜からなるマスクで覆っ
ておく工程と、不純物を前記トレンチ溝底面から導入す
るようにして前記ゲート領域を形成する工程とを含む構
成をとるようにしている。
【０００８】この発明の対象となる半導体装置として
は、静電誘導サイリスタ、静電誘導トランジスタ、接合
型電界効果トランジスタ、ＩＣ構成のものなどが挙げら
れる。勿論、これらに限らず、この発明の主旨を損なわ
ない範囲で様々な半導体装置に対してこの発明を適用す
ることが出来る。なお、半導体装置がトランジスタ構成
の場合は、普通、カソードはソースと称されることが多
い。
は、静電誘導サイリスタ、静電誘導トランジスタ、接合
型電界効果トランジスタ、ＩＣ構成のものなどが挙げら
れる。勿論、これらに限らず、この発明の主旨を損なわ
ない範囲で様々な半導体装置に対してこの発明を適用す
ることが出来る。なお、半導体装置がトランジスタ構成
の場合は、普通、カソードはソースと称されることが多
い。
【０００９】この発明においては、半導体基板のゲート
領域を形成する位置に設けられたトレンチ溝の内側面が
マスクで覆われていることが、構成上の要点のひとつで
ある。このマスクは、以下のようにして簡単に形成する
ことが出来る。すなわち、ゲート領域を形成する位置に
設けられたトレンチ溝のある半導体基板のトレンチ溝形
成側にシリコン酸化膜および／またはシリコン窒化膜を
堆積しておいて、異方性エッチング処理（例えば、ドラ
イエッチング）を、堆積膜がトレンチ溝の底面では除去
されるがトレンチ溝の内側面ではサイドウォールとして
残るように行うのである。残ったサイドウォールがマス
クであることは言うまでもない。
領域を形成する位置に設けられたトレンチ溝の内側面が
マスクで覆われていることが、構成上の要点のひとつで
ある。このマスクは、以下のようにして簡単に形成する
ことが出来る。すなわち、ゲート領域を形成する位置に
設けられたトレンチ溝のある半導体基板のトレンチ溝形
成側にシリコン酸化膜および／またはシリコン窒化膜を
堆積しておいて、異方性エッチング処理（例えば、ドラ
イエッチング）を、堆積膜がトレンチ溝の底面では除去
されるがトレンチ溝の内側面ではサイドウォールとして
残るように行うのである。残ったサイドウォールがマス
クであることは言うまでもない。
【００１０】
【作用】この発明の場合、半導体基板のトレンチ溝底面
のみから不純物を導入することによりゲート領域を形成
しており、トレンチ溝のある分だけ深さ方向の実際の不
純物拡散距離は短縮され、これに応じて横方向の不純物
拡散距離が必要以上に長くならなくなるため、集積度を
上げることが出来るようになる。
のみから不純物を導入することによりゲート領域を形成
しており、トレンチ溝のある分だけ深さ方向の実際の不
純物拡散距離は短縮され、これに応じて横方向の不純物
拡散距離が必要以上に長くならなくなるため、集積度を
上げることが出来るようになる。
【００１１】ゲート領域用不純物拡散領域はトレンチ溝
の底近傍の深い位置に出来ているため、ノーマリイオフ
タイプのものを簡単に得ることが出来る。そして、図３
にみるように、マスク１２があるためにカソード領域２
の近くにはゲート領域用不純物が拡散しておらず、ゲー
ト領域２とカソード領域３の距離が広くなる。ゲート領
域２とカソード領域３の距離が広いと、ゲート領域３同
志が狭い間隔で対面する箇所がトレンチ溝１０の底近傍
の短い区間に限られチャネル縦方向の抵抗が小さくなる
ため、オン電圧は低くなり、しかも、ゲート領域３とカ
ソード領域２の接合部濃度が低くなるため、カソード・
ゲート間の逆耐圧が十分なものとなる。それに、ノーマ
リイオフタイプの場合であっても、不純物拡散の余裕度
が従来に比べて大きく、製造し易くて歩留りがよいとい
う利点もある。
の底近傍の深い位置に出来ているため、ノーマリイオフ
タイプのものを簡単に得ることが出来る。そして、図３
にみるように、マスク１２があるためにカソード領域２
の近くにはゲート領域用不純物が拡散しておらず、ゲー
ト領域２とカソード領域３の距離が広くなる。ゲート領
域２とカソード領域３の距離が広いと、ゲート領域３同
志が狭い間隔で対面する箇所がトレンチ溝１０の底近傍
の短い区間に限られチャネル縦方向の抵抗が小さくなる
ため、オン電圧は低くなり、しかも、ゲート領域３とカ
ソード領域２の接合部濃度が低くなるため、カソード・
ゲート間の逆耐圧が十分なものとなる。それに、ノーマ
リイオフタイプの場合であっても、不純物拡散の余裕度
が従来に比べて大きく、製造し易くて歩留りがよいとい
う利点もある。
【００１２】
【実施例】続いて、この発明の実施例を、図面を参照し
ながら詳しく説明する。この実施例では、この発明の一
例方法を用い、ノーマリイオフタイプの静電誘導サイリ
スタを製造している。まず、図１にみるように、酸化膜
８で表面が覆われアノード領域４が裏面側に設けられた
半導体基板１のゲート領域を形成する位置にトレンチ溝
１０を形成する。酸化膜８にフォトリソグラフィ技術を
利用して窓８ａを明け、ドライエッチングすることによ
り、トレンチ溝１０を掘るのである。なお、アノード領
域４はゲート領域形成時に一緒に形成するようにしても
よく、エピタキシャル成長法により先に形成するように
してもよい。
ながら詳しく説明する。この実施例では、この発明の一
例方法を用い、ノーマリイオフタイプの静電誘導サイリ
スタを製造している。まず、図１にみるように、酸化膜
８で表面が覆われアノード領域４が裏面側に設けられた
半導体基板１のゲート領域を形成する位置にトレンチ溝
１０を形成する。酸化膜８にフォトリソグラフィ技術を
利用して窓８ａを明け、ドライエッチングすることによ
り、トレンチ溝１０を掘るのである。なお、アノード領
域４はゲート領域形成時に一緒に形成するようにしても
よく、エピタキシャル成長法により先に形成するように
してもよい。
【００１３】続いて、図２にみるように、トレンチ溝１
０の内側面を覆うマスク１２を形成する。すなわち、半
導体基板１のトレンチ溝１０形成側にシリコン酸化膜お
よび／またはシリコン窒化膜を堆積しておいて、異方性
エッチング処理（例えば、ドライエッチング）を施し、
サイドウォールを形成するのである。次に、図３にみる
ように、トレンチ溝１０の底面１０ａからイオン注入、
熱拡散等の方法で不純物を導入し、ｐ+ 型不純物拡散領
域を形成すればゲート領域３の完成である。ゲート領域
３の完成後、フォトリソグラフィ技術、ドライエッチン
グやイオン注入等を用いてカソード領域２を形成する。
０の内側面を覆うマスク１２を形成する。すなわち、半
導体基板１のトレンチ溝１０形成側にシリコン酸化膜お
よび／またはシリコン窒化膜を堆積しておいて、異方性
エッチング処理（例えば、ドライエッチング）を施し、
サイドウォールを形成するのである。次に、図３にみる
ように、トレンチ溝１０の底面１０ａからイオン注入、
熱拡散等の方法で不純物を導入し、ｐ+ 型不純物拡散領
域を形成すればゲート領域３の完成である。ゲート領域
３の完成後、フォトリソグラフィ技術、ドライエッチン
グやイオン注入等を用いてカソード領域２を形成する。
【００１４】その後、通常の場合と同様に必要な各電極
等を形成すれば、静電誘導サイリスタが出来上がる。得
られた静電誘導サイリスタでは、半導体基板１一側の表
面部分にｎ+ 型カソード領域２とこのカソード領域２を
流れる電流を制御するｐ+ 型ゲート領域３が、ゲート領
域３の間にカソード領域２が位置するようにして設けら
れ、半導体基板１他側にｐ+ 型アノード領域４が設けら
れていて、さらに、カソード領域２とアノード領域４の
間がｎ- 型高比抵抗領域（ベース領域）５となってい
る。そして、カソード領域２にはカソード電極（図示省
略）が、ゲート領域３にはゲート電極（図示省略）が絶
縁酸化膜を貫通してそれぞれコンタクトし、アノード領
域４にはアノード電極（図示省略）がコンタクトしてい
る。
等を形成すれば、静電誘導サイリスタが出来上がる。得
られた静電誘導サイリスタでは、半導体基板１一側の表
面部分にｎ+ 型カソード領域２とこのカソード領域２を
流れる電流を制御するｐ+ 型ゲート領域３が、ゲート領
域３の間にカソード領域２が位置するようにして設けら
れ、半導体基板１他側にｐ+ 型アノード領域４が設けら
れていて、さらに、カソード領域２とアノード領域４の
間がｎ- 型高比抵抗領域（ベース領域）５となってい
る。そして、カソード領域２にはカソード電極（図示省
略）が、ゲート領域３にはゲート電極（図示省略）が絶
縁酸化膜を貫通してそれぞれコンタクトし、アノード領
域４にはアノード電極（図示省略）がコンタクトしてい
る。
【００１５】この静電誘導サイリスタは、勿論、ゲート
領域３に加わる電圧をコントロールすることにより、オ
ン・オフするようになっているが、ノーマリイオフタイ
プであるから、ゲート領域への印加電圧＝０でオフとな
る。この発明は、上記実施例に限らない。例えば、図に
おいて導電型のｎ，ｐが反転しているものが他の実施例
として挙げられる。
領域３に加わる電圧をコントロールすることにより、オ
ン・オフするようになっているが、ノーマリイオフタイ
プであるから、ゲート領域への印加電圧＝０でオフとな
る。この発明は、上記実施例に限らない。例えば、図に
おいて導電型のｎ，ｐが反転しているものが他の実施例
として挙げられる。
【００１６】
【発明の効果】以上に述べたように、この発明を用いれ
ば、ゲート領域を不純物を必要以上に横方向に拡散する
ことなく形成できるために集積度を上げられ、ゲート領
域用不純物拡散領域はトレンチ溝の底近傍の深い位置に
出来るため、ノーマリイオフタイプのものが簡単に得ら
れ、しかも、ゲート領域同志が狭い間隔で対面する箇所
がトレンチ溝の底近傍の短い区間に限られチャネル縦の
抵抗が小さくなるため、オン電圧が低く出来て、しか
も、ゲート領域とカソード領域の接合部濃度が低いた
め、カソード・ゲート間の逆耐圧特性を向上させられ
る。
ば、ゲート領域を不純物を必要以上に横方向に拡散する
ことなく形成できるために集積度を上げられ、ゲート領
域用不純物拡散領域はトレンチ溝の底近傍の深い位置に
出来るため、ノーマリイオフタイプのものが簡単に得ら
れ、しかも、ゲート領域同志が狭い間隔で対面する箇所
がトレンチ溝の底近傍の短い区間に限られチャネル縦の
抵抗が小さくなるため、オン電圧が低く出来て、しか
も、ゲート領域とカソード領域の接合部濃度が低いた
め、カソード・ゲート間の逆耐圧特性を向上させられ
る。
【図１】実施例でのトレンチ溝形成工程前後の様子を説
明するための断面図である。
明するための断面図である。
【図２】実施例でのトレンチ溝内側面へのマスク形成工
程前後の様子を説明するための断面図である。
程前後の様子を説明するための断面図である。
【図３】実施例でのゲート領域およびカソード領域の形
成工程前後の様子を説明するための断面図である。
成工程前後の様子を説明するための断面図である。
【図４】従来の静電誘導サイリスタの基本構成例をあら
わす説明図である。
わす説明図である。
【図５】従来の静電誘導サイリスタの他の基本構成例を
あらわす説明図である。
あらわす説明図である。
１ 半導体基板 ２ カソード領域 ３ ゲート領域 ４ アノード領域 ５ 高比抵抗領域（ベース領域） ８ 酸化膜 １０ トレンチ溝 １２ マスク
Claims (1)
- 【請求項１】 半導体基板一側の表面部分にカソード領
域とこのカソード領域を流れる電流を制御するゲート領
域とが、前記カソード領域がゲート領域の間に位置する
ようにして設けられている半導体装置の製造方法におい
て、 前記ゲート領域を形成する位置にトレンチ溝が設けられ
ている半導体基板のトレンチ溝の内部を含む表面に、シ
リコン酸化膜および／またはシリコン窒化膜を堆積さ
せ、異方性エッチング処理により前記堆積膜のうちトレ
ンチ溝の底面のみを除去し、トレンチ溝の内側面を前記
堆積膜からなるマスクで覆っておく工程と、 不純物を前記トレンチ溝底面から導入するようにして前
記ゲート領域を形成する工程とを含むことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3212428A JP3048261B2 (ja) | 1991-08-23 | 1991-08-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3212428A JP3048261B2 (ja) | 1991-08-23 | 1991-08-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555557A JPH0555557A (ja) | 1993-03-05 |
| JP3048261B2 true JP3048261B2 (ja) | 2000-06-05 |
Family
ID=16622435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3212428A Expired - Lifetime JP3048261B2 (ja) | 1991-08-23 | 1991-08-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3048261B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3130860B2 (ja) | 1997-03-04 | 2001-01-31 | ティーディーケイ株式会社 | 磁気ヘッド装置及び該磁気ヘッド装置を備えた磁気ディスク装置 |
-
1991
- 1991-08-23 JP JP3212428A patent/JP3048261B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0555557A (ja) | 1993-03-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5087581A (en) | Method of forming vertical FET device with low gate to source overlap capacitance | |
| US5270257A (en) | Method of making metal oxide semiconductor field effect transistors with a lightly doped drain structure having a recess type gate | |
| US5298781A (en) | Vertical current flow field effect transistor with thick insulator over non-channel areas | |
| US5073519A (en) | Method of fabricating a vertical FET device with low gate to drain overlap capacitance | |
| KR100296805B1 (ko) | 반도체소자제조방법 | |
| US6229188B1 (en) | MOS field effect transistor and its manufacturing method | |
| US5541430A (en) | VDMOS semiconductor device | |
| USRE35405E (en) | Method of manufacturing semiconductor device utilizing an accumulation layer | |
| JP2005520319A (ja) | 対称的トレンチ金属酸化膜半導体電界効果トランジスタ素子及びその製造方法 | |
| JP2597064B2 (ja) | ラテラル絶縁ゲート電界効果半導体装置 | |
| US7045845B2 (en) | Self-aligned vertical gate semiconductor device | |
| JPH0621468A (ja) | 絶縁ゲート型半導体装置 | |
| JP3150064B2 (ja) | 縦型電界効果トランジスタの製法 | |
| EP0805497B1 (en) | Method of fabrication of a bipolar transistor | |
| KR100518506B1 (ko) | 트랜치 게이트형 전력용 모스 소자 및 그 제조방법 | |
| JP3048261B2 (ja) | 半導体装置の製造方法 | |
| US4202002A (en) | Ion-implanted layers with abrupt edges | |
| EP0481965A2 (en) | Step-cut insulated gate static induction transistors and method of manufacturing the same | |
| KR100192973B1 (ko) | 경사진 게이트 산화막을 갖는 전력용 모스 소자및그제조방법 | |
| US5049512A (en) | Method of forming a MOS field-effect transistor | |
| JP2519541B2 (ja) | 半導体装置 | |
| JP2925161B2 (ja) | 絶縁ゲート型電界効果トランジスタ | |
| JPH0513758A (ja) | Ｍｏｓｆｅｔ及びその製造方法 | |
| JP2511010B2 (ja) | 縦型ｍｏｓトランジスタの製造方法 | |
| JPS6153773A (ja) | 半導体装置およびその製造方法 |