JPS6230375A - 薄膜トランジスタとその製造方法 - Google Patents
薄膜トランジスタとその製造方法Info
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- JPS6230375A JPS6230375A JP16880285A JP16880285A JPS6230375A JP S6230375 A JPS6230375 A JP S6230375A JP 16880285 A JP16880285 A JP 16880285A JP 16880285 A JP16880285 A JP 16880285A JP S6230375 A JPS6230375 A JP S6230375A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕 ゛
逆スタガード型の薄１４１ トランジスタとその製造方
法である。
法である。
絶縁物板上にゲート電極が設けられ、その上にゲート絶
縁膜が設けられ、このゲート絶縁膜上に、ゲート電極に
対向して（ゲート電極に対向する領域に）活性層が設け
られ、この活性層を挟んで活性層と同一平面内にソース
電極とドレイン電−し病（乃ｔ＋ Ｃ＋台ス′、冶）々
イーに゛刑箇傷関トラン、・ンスタとその製造方法にお
いて、ゲート電極とゲート絶縁膜とアモルファスシリコ
ン膜よりなる活性層とを形成した後、レジスト膜を形成
し、ゲート電極をマスクとして背面露光して、ゲート電
極と自己整合しているレジストマスクを形成し、このレ
ジストマスクを使用して、ゲート電極と自己整合してい
るソース電極とドレイン電極とを形成するものである。
縁膜が設けられ、このゲート絶縁膜上に、ゲート電極に
対向して（ゲート電極に対向する領域に）活性層が設け
られ、この活性層を挟んで活性層と同一平面内にソース
電極とドレイン電−し病（乃ｔ＋ Ｃ＋台ス′、冶）々
イーに゛刑箇傷関トラン、・ンスタとその製造方法にお
いて、ゲート電極とゲート絶縁膜とアモルファスシリコ
ン膜よりなる活性層とを形成した後、レジスト膜を形成
し、ゲート電極をマスクとして背面露光して、ゲート電
極と自己整合しているレジストマスクを形成し、このレ
ジストマスクを使用して、ゲート電極と自己整合してい
るソース電極とドレイン電極とを形成するものである。
本発明は、薄膜トランジスタとその製造方法に関する。
特に、ソース・ドレイン間抵抗を減少し、動作速度を向
上する逆スタガード型薄膜トランジスタの構造的改良と
、製造歩留りを向上し、寄生容量を減少し、高速安定な
逆スタガード型の薄膜トランジスタを製造することを回
部にする製造方法の改良に関する。
上する逆スタガード型薄膜トランジスタの構造的改良と
、製造歩留りを向上し、寄生容量を減少し、高速安定な
逆スタガード型の薄膜トランジスタを製造することを回
部にする製造方法の改良に関する。
ｒ洋キ の＃ｉｍ）
図に示すように、ガラス基板等の絶縁物板１上に、ゲー
ト電極２が形成され、その上にゲート絶縁膜３が形成さ
れ、さらにその−Ｌにアモルファスシリコン膜４が形成
され、そのＬにソース電極８１とドレイン電極８２とが
形成されてなる薄膜トランジスタをいう。
ト電極２が形成され、その上にゲート絶縁膜３が形成さ
れ、さらにその−Ｌにアモルファスシリコン膜４が形成
され、そのＬにソース電極８１とドレイン電極８２とが
形成されてなる薄膜トランジスタをいう。
これを製造するには、ガラス基板等の絶縁物板１上にＣ
ｒ等の金属膜を堆積した後、これをパタ一二ソグしてゲ
ート電極２を形成し、高周波グロー放電分解法を使用し
て、５１０２、Ｓｉ、Ｎ４． Ａｌ２Ｏ３等のゲート絶
縁膜３と活性層とされるアモルファスシリコン膜４とを
つづけて形成し、ｎ型のアモルファスシリコン膜７とＮ
ｉＣｒ、 Ｔｉ、 Ｃｒ等の膜を形成した後、ＮｉＣｒ
、 Ｔｉ、Ｃｒ等の膜とｎ型のアモルファスシリコン１
ＩＩＩ７とをパターニングしてソース電極８１とドレイ
ン電極８２とを形成し、パッシベーション膜５を形成す
る。
ｒ等の金属膜を堆積した後、これをパタ一二ソグしてゲ
ート電極２を形成し、高周波グロー放電分解法を使用し
て、５１０２、Ｓｉ、Ｎ４． Ａｌ２Ｏ３等のゲート絶
縁膜３と活性層とされるアモルファスシリコン膜４とを
つづけて形成し、ｎ型のアモルファスシリコン膜７とＮ
ｉＣｒ、 Ｔｉ、 Ｃｒ等の膜を形成した後、ＮｉＣｒ
、 Ｔｉ、Ｃｒ等の膜とｎ型のアモルファスシリコン１
ＩＩＩ７とをパターニングしてソース電極８１とドレイ
ン電極８２とを形成し、パッシベーション膜５を形成す
る。
逆スタガード型の薄膜トランジスタとは、第１１りにお
いては、ソース・ドレイン間抵抗が無視しえない、薄膜
トランジスタのチャンネルは、アモルファスシリコン膜
４よりなる活性層とゲート絶縁膜３との境界面に接する
アモルファスシリコン膜４中であり、ソース電極８１と
チャンネルとの接続、ドレイン電極８２とチャンネルと
の接続のために、比抵抗の値が１０”０ｃｍ以上である
アモルファスシリコン膜４をその厚さ方向に横断する必
要があるからである。
いては、ソース・ドレイン間抵抗が無視しえない、薄膜
トランジスタのチャンネルは、アモルファスシリコン膜
４よりなる活性層とゲート絶縁膜３との境界面に接する
アモルファスシリコン膜４中であり、ソース電極８１と
チャンネルとの接続、ドレイン電極８２とチャンネルと
の接続のために、比抵抗の値が１０”０ｃｍ以上である
アモルファスシリコン膜４をその厚さ方向に横断する必
要があるからである。
また、上記に説明した逆スタガード型薄膜トランジスタ
においては、もしゲート電極２とソース電極８１及びド
レイン電極８２との位置が不一致でゲート電極２とソー
ス電極８１及びドレイン電極８２とが重ならない領域が
残留するとトランジスタとして動作しなくなる。一方、
ゲート電極２とソース電極８１及びドレイン電極８２と
の重なりが大きいと寄生容量が発生して動作速度が遅く
なる。
においては、もしゲート電極２とソース電極８１及びド
レイン電極８２との位置が不一致でゲート電極２とソー
ス電極８１及びドレイン電極８２とが重ならない領域が
残留するとトランジスタとして動作しなくなる。一方、
ゲート電極２とソース電極８１及びドレイン電極８２と
の重なりが大きいと寄生容量が発生して動作速度が遅く
なる。
このような欠点を避けるためには、ゲート電極２とソー
ス電極８１及びドレイン電極８２との位置を（矢引か解
決しよ）とする問題点ノ 以上に説明した逆スタガード型薄膜トランジスく、現実
には、位置合わせ裕度を確保するため。
ス電極８１及びドレイン電極８２との位置を（矢引か解
決しよ）とする問題点ノ 以上に説明した逆スタガード型薄膜トランジスく、現実
には、位置合わせ裕度を確保するため。
ゲート電極２とソース電極８１及びドレイン電極８２と
が１０用ｍ程度重なる程度に設計せざるを得ない。
が１０用ｍ程度重なる程度に設計せざるを得ない。
以上２つの理由により、従来の技術に係る逆スタガード
型薄膜トランジスタは、動作速度と製造歩留りとの面で
改良の余地を残しており、この面における改良が望まれ
ていた。
型薄膜トランジスタは、動作速度と製造歩留りとの面で
改良の余地を残しており、この面における改良が望まれ
ていた。
本発明の目的は、この要請に応えることにあり、ソース
番ドレイン間抵抗が低い逆スタガード型の薄膜トランジ
スタと、寄生容量を小さくすることができ製造歩留りを
向上することができる逆スタガード型の薄膜トランジス
タの製造方法とを提供することにある。
番ドレイン間抵抗が低い逆スタガード型の薄膜トランジ
スタと、寄生容量を小さくすることができ製造歩留りを
向上することができる逆スタガード型の薄膜トランジス
タの製造方法とを提供することにある。
」二足の目的を達成するため１本発明が採った手段は、
上記第１の目的を達成するために、アモルファスシリコ
ン１漠よりなる活性層と同一平面内中に発生するチャン
ネルとソース電極・ドレイン電極とが直接接触する構造
としたものである。
上記第１の目的を達成するために、アモルファスシリコ
ン１漠よりなる活性層と同一平面内中に発生するチャン
ネルとソース電極・ドレイン電極とが直接接触する構造
としたものである。
また、上記第２の目的を達成するために、基板を透光性
とし、ソース電極台ドレイン電極を非透光性とし、ソー
ス′１迂極・ドレイン電極をマスクとして基板側から背
面露光して、ソース電極・ドレイン電極と自己整合する
ゲート電極を形成することとしたものである。なお、ゲ
ート電極の形成には、リフ）・オフ法と通常のリソグラ
フィー法とのいづれを使用してもよい。たζ、より簡易
であり半導体の損傷も少ないので、現実的には、リフト
オフ法が有利である。
とし、ソース電極台ドレイン電極を非透光性とし、ソー
ス′１迂極・ドレイン電極をマスクとして基板側から背
面露光して、ソース電極・ドレイン電極と自己整合する
ゲート電極を形成することとしたものである。なお、ゲ
ート電極の形成には、リフ）・オフ法と通常のリソグラ
フィー法とのいづれを使用してもよい。たζ、より簡易
であり半導体の損傷も少ないので、現実的には、リフト
オフ法が有利である。
本発明の第１の手段は、活性層をなすアモルファスシリ
コン膜をゲート電極と対向する領域すなわちチャンネル
が出来る領域以外から除去し、ここにソース電極・ドレ
イン電極を形成すれば、チャンネルとソース電極・ドレ
イン電極とを直接接触し、ソース・ドレイン間電流パス
が、抵抗率の高いアモルファスシリコン膜を通過するこ
とがなくなることを利用したものである。
コン膜をゲート電極と対向する領域すなわちチャンネル
が出来る領域以外から除去し、ここにソース電極・ドレ
イン電極を形成すれば、チャンネルとソース電極・ドレ
イン電極とを直接接触し、ソース・ドレイン間電流パス
が、抵抗率の高いアモルファスシリコン膜を通過するこ
とがなくなることを利用したものである。
また第２の手段は、逆スタガード型の薄膜トランジスタ
においては基板がガラス板等透光性であるから、ゲート
電極を金属等非透光性とし、これをマスクとして背面露
光することによりゲート電極と自己整合しているソース
電極・ドレイン電極の形成が可能となり、ゲート電極と
ソース電極・ドレイン電極との重なりを小さくしうるこ
とを利用したものである。
においては基板がガラス板等透光性であるから、ゲート
電極を金属等非透光性とし、これをマスクとして背面露
光することによりゲート電極と自己整合しているソース
電極・ドレイン電極の形成が可能となり、ゲート電極と
ソース電極・ドレイン電極との重なりを小さくしうるこ
とを利用したものである。
以下１図面を参照しつ一１本発明の一実施例に係る薄膜
トランジスタとその製造方法についてさらに説明する。
トランジスタとその製造方法についてさらに説明する。
庇上１
第２図参照
ガラス基板等の絶縁物板ｌ上に、Ｃｒ、 Ｎｏ、 Ｎｉ
Ｃｒ、ＩＴＯ等の膜を厚さ約１，０００人に形成した後
、リソグラフィー法を使用して、幅約１０ル騰にバター
ニングしてゲート電極２を形成する。
Ｃｒ、ＩＴＯ等の膜を厚さ約１，０００人に形成した後
、リソグラフィー法を使用して、幅約１０ル騰にバター
ニングしてゲート電極２を形成する。
第３図参照
高周波グロー放電分解法を使用して、厚さ約３．０００
〜５．０００人のＳ ｒ ０２膜またはＳｉ３Ｎ４膜３
と厚さ約 １．０００人のアモルファスシリコン膜４と
厚さ約１，０００へのＳ ＋ ０２膜５とをつづけて形
成する。膜３はゲート絶縁膜とされ、膜４は活性層とさ
れ。
〜５．０００人のＳ ｒ ０２膜またはＳｉ３Ｎ４膜３
と厚さ約 １．０００人のアモルファスシリコン膜４と
厚さ約１，０００へのＳ ＋ ０２膜５とをつづけて形
成する。膜３はゲート絶縁膜とされ、膜４は活性層とさ
れ。
１１莫５はチャンネル保護膜である。
第４図参照
リソグラフィー法を使用して、膜５と膜４とをゲート電
極２に対応する領域のみに残留してそれ以外の領域から
除去する。この残留した領域が活性層４１である。この
とき、残留される領域の幅はゲート電極２の幅よりいく
らか狭くしておく必要がある。さもないと、チャンネル
が出来ない領域が発生してソース・ドレイン間抵抗が極
度に大きくなるおそれがあるからである。また、このと
き、ゲート絶縁膜３の上部もいくらか除去せざるを得な
い。膜３と膜４との境界で正確にエラチン刀’ ４ ｊ
ａ 、Ｌ−＋−スプレＳ↓「１緒ド礒、ニ慴叡ス −小
ス劇エツチングの深さは３００〜５００人程度が適当で
ある０次工程において、この厚さに低抵抗層を形成する
からである。
極２に対応する領域のみに残留してそれ以外の領域から
除去する。この残留した領域が活性層４１である。この
とき、残留される領域の幅はゲート電極２の幅よりいく
らか狭くしておく必要がある。さもないと、チャンネル
が出来ない領域が発生してソース・ドレイン間抵抗が極
度に大きくなるおそれがあるからである。また、このと
き、ゲート絶縁膜３の上部もいくらか除去せざるを得な
い。膜３と膜４との境界で正確にエラチン刀’ ４ ｊ
ａ 、Ｌ−＋−スプレＳ↓「１緒ド礒、ニ慴叡ス −小
ス劇エツチングの深さは３００〜５００人程度が適当で
ある０次工程において、この厚さに低抵抗層を形成する
からである。
第５図参照
ｎ型のアモルファスシリコン膜７を厚さ約３０ＯＡに形
成し、つづいて、Ｔｉ、 Ａ１． ＮｉＣｒ、 Ｃｒ、
ＩＴＯ等の膜８を厚さ約２．０００人に形成する。
成し、つづいて、Ｔｉ、 Ａ１． ＮｉＣｒ、 Ｃｒ、
ＩＴＯ等の膜８を厚さ約２．０００人に形成する。
第１（ａ）図参照
リソグラフィー法を使用して、膜８．７を活性層４１上
から除去する。この結果、膜８．７は活性層４１と同一
平面内に残留する。この残留されたＴｉ、 Ａ１．Ｎｉ
Ｃｒ、 Ｃｒ１、ＩＴＯ等の膜８がソース電極８１とド
レイン電極８２とを構成する。
から除去する。この結果、膜８．７は活性層４１と同一
平面内に残留する。この残留されたＴｉ、 Ａ１．Ｎｉ
Ｃｒ、 Ｃｒ１、ＩＴＯ等の膜８がソース電極８１とド
レイン電極８２とを構成する。
以上の工程をもって製造された逆スタガード型のＶｊ膜
トランジスタにおいては、ソース電極８１・ドレイン電
極８２が活性層４１と同一平面内に形成されており、活
性層４１中に発生するチャンネルが活性層４１と直接接
続しているので、ソース電極・ドレイン電極間抵抗が小
さく、動作速度が向上している。
トランジスタにおいては、ソース電極８１・ドレイン電
極８２が活性層４１と同一平面内に形成されており、活
性層４１中に発生するチャンネルが活性層４１と直接接
続しているので、ソース電極・ドレイン電極間抵抗が小
さく、動作速度が向上している。
亀ヱ」
第６図参照
ガラス基板等の透光性絶縁物板１上に、 Ｏｒ、Ｍｏ、
ＮｉＣｒ等の非透光性導電体膜２２を厚さ約 １，００
０人に形成した後、リソグラフィー法を使用して。
ＮｉＣｒ等の非透光性導電体膜２２を厚さ約 １，００
０人に形成した後、リソグラフィー法を使用して。
幅約ｔｏｐ謬にパターニングしてゲー）・電極２を形成
する。
する。
第７図参照
高周波グロー放電分解法を使用して、厚さ約３．０００
〜５，０００へのＳ ＋ ０２膜またはＳｉ３Ｎ、膜３
と厚さ約 １，０００人のアモルファスシリコン［４と
厚さ約 １，０００へのＳ ＋ ０２膜５とをつづけて
形成する。レジストをスピンコードしてレジスト膜６を
形成する。
〜５，０００へのＳ ＋ ０２膜またはＳｉ３Ｎ、膜３
と厚さ約 １，０００人のアモルファスシリコン［４と
厚さ約 １，０００へのＳ ＋ ０２膜５とをつづけて
形成する。レジストをスピンコードしてレジスト膜６を
形成する。
第８図参照
基板ｌの側から背面露光する。このとき、非透光性のゲ
ート電極２がマスクとして機滝する。現像してゲート電
極２と自己整合しているレジストマスク６１を形成する
。
ート電極２がマスクとして機滝する。現像してゲート電
極２と自己整合しているレジストマスク６１を形成する
。
第９図参照
レジストマスク６１を使用して、Ｓ ｉ Ｏ２膜５とア
モルファスシリコン膜４とをエツチングする。このとき
、ゲート絶縁膜３の上部もいくらか除去せざるを得ない
、膜３と膜４との境界で正確にエツチングを停止するこ
とは困難だからである。この過剰エツチングの深さは３
００〜５００人程度が適当である０次工程において、こ
の厚さに低抵抗層を形成するからである。
モルファスシリコン膜４とをエツチングする。このとき
、ゲート絶縁膜３の上部もいくらか除去せざるを得ない
、膜３と膜４との境界で正確にエツチングを停止するこ
とは困難だからである。この過剰エツチングの深さは３
００〜５００人程度が適当である０次工程において、こ
の厚さに低抵抗層を形成するからである。
第１０図参照
ｎ型のアモルファスシリコンＩＩ！Ｊ７を厚さ約３００
人に形成し、つづいて、Ｔｉ、 ＡＩ、ＮｉＣｒ、 Ｃ
ｒ、ＩＴＯ等の膜８を厚さ約２．０００人に形成する。
人に形成し、つづいて、Ｔｉ、 ＡＩ、ＮｉＣｒ、 Ｃ
ｒ、ＩＴＯ等の膜８を厚さ約２．０００人に形成する。
第１（ｂ）図参照
ＡＩ、 Ｎ１Ｇｒ、 Ｃｒ、Ｉ Ｔ Ｏ等の膜８とｎ型
のアモルファスシリコン膜７とをリフトオフ除去して、
ソース電極８１とドレイン電極８２とを形成する。
のアモルファスシリコン膜７とをリフトオフ除去して、
ソース電極８１とドレイン電極８２とを形成する。
以上の工程をもって製造された逆スタガード型の薄膜ト
ランジスタにおいては、ソース電極８トドレイン電極８
２が活性層４１と同一平面内に形成されており、活性層
４１中に発生するチャンネルが活性層４１と直接接続し
ていると同時にソース電極８１とドレイン電極８２がゲ
ート電極２と自己整合しており、両者の重なりがないの
で、寄生容量が小さく動作速度が高く、しかも、この自
己整合はゲート電極２をマスクとする背面露光をもって
なされるので位置合わせ作業が省略されており、作業が
簡略であり、しかも製造歩留りが高い。
ランジスタにおいては、ソース電極８トドレイン電極８
２が活性層４１と同一平面内に形成されており、活性層
４１中に発生するチャンネルが活性層４１と直接接続し
ていると同時にソース電極８１とドレイン電極８２がゲ
ート電極２と自己整合しており、両者の重なりがないの
で、寄生容量が小さく動作速度が高く、しかも、この自
己整合はゲート電極２をマスクとする背面露光をもって
なされるので位置合わせ作業が省略されており、作業が
簡略であり、しかも製造歩留りが高い。
以上説明せるとおり、本発明の第１の手段においては、
アモルファスシリコン１１９よりなる活性層と同一平面
内に、ソース電極・ドレイン電極を形成して活性層中に
発生するチャンネルとソース電極・ドレイン電極とが直
接接触する構造とされているので、ソース電極・ドレイ
ン電極間抵抗が小さくなり、動作速度が向上している。
アモルファスシリコン１１９よりなる活性層と同一平面
内に、ソース電極・ドレイン電極を形成して活性層中に
発生するチャンネルとソース電極・ドレイン電極とが直
接接触する構造とされているので、ソース電極・ドレイ
ン電極間抵抗が小さくなり、動作速度が向上している。
また、本発明の第２の手段においては、アモルファスシ
リコン膜よりなる活性層と同一平面内に、ソース電極・
ドレイン電極を形成して活性層中に発生する−
−１・ ・・ −−一＆ｅ −１゛＋
ノ ζノ １争 ０Ｅ し 議Ｃ古 ）嚢接触
する構造に加えて、ソース電極とドレイン電極がゲート
電極と自己整合しており、両者の重なりがないので、寄
生容量が小さく動作速度が高く、しかも、この自己整合
はゲート電極をマスクとする背面露光をもってなされる
ので位置合わせ作業が省略されており、作業が簡略であ
り、しかも製造歩留りが高い。
リコン膜よりなる活性層と同一平面内に、ソース電極・
ドレイン電極を形成して活性層中に発生する−
−１・ ・・ −−一＆ｅ −１゛＋
ノ ζノ １争 ０Ｅ し 議Ｃ古 ）嚢接触
する構造に加えて、ソース電極とドレイン電極がゲート
電極と自己整合しており、両者の重なりがないので、寄
生容量が小さく動作速度が高く、しかも、この自己整合
はゲート電極をマスクとする背面露光をもってなされる
ので位置合わせ作業が省略されており、作業が簡略であ
り、しかも製造歩留りが高い。
第１ （ａ）図は、本発明の第１の手段に係る逆スタガ
ード型薄膜トランジスタの断面図である。 第２〜５図は、本発明の第１の手段に係る逆スタガード
型薄膜トラ゛ンリスタ主要工程完了後の断面図である。 第１ （ｂ）図は、本発明の第２の手段に係る逆スタガ
ード型Ｑ膜トランジスタの断面図である。 第６〜１０図は、本発明の第２の手段に係る逆スクガー
ド型薄膜トランジスタ主要工程完了後の断面図である。 第１１図は、従来技術に係る逆スタガード型薄膜トラン
ジスタの断面図である。 １争−争絶縁物板（ガラス基板）、 ２ ・ ・ ・
ゲート電極、 ３番・拳ゲート絶縁膜、 ４・・−
アモルファスシリコン膜、 ４１・ 番 ・アモルファ
スシリコン膜よりなる活性層、 ５ ・ −拳パッシ
ベーション膜（ＳｉＯ膜）、 ６・−−レジスト膜、
ｅｌ−−−レジストマスク、 ７−Φ・ｎ型のアモル
ファスシリコン膜、 ８ ・ Φ φ導電体膜（Ｔｉ
、 ＡＩ、ＮｉＣｒ、Ｃｒ、ＩＴＯ等の膜）。 ８１−会・ソース電極、 ８２１１１＋１１ドレイン電
極。 本灸明隼１例のエル図 第５１Ｊ 本頚明う’ｆ−１づ列 第１（ａ）図 ノ瞥９２ト８月 ８Ｚイｆりの工法１図第６図 本発明 を１例の工萩図 第 ２ 図 峯般明冴１伊ｊつエル図 第 ３ 図 本発明 １ｉ訳のＬ社区 第４図 本発明 掻Ｚρ］り工修ヌ 第７図 本発明 答Ｚψ］のエル図 第８図 、１４；ｅ）４ ’４ ｚ Ｊ’Ｊ （７） 二ｆ
Ｌ（ＩＪＪ第９図
ード型薄膜トランジスタの断面図である。 第２〜５図は、本発明の第１の手段に係る逆スタガード
型薄膜トラ゛ンリスタ主要工程完了後の断面図である。 第１ （ｂ）図は、本発明の第２の手段に係る逆スタガ
ード型Ｑ膜トランジスタの断面図である。 第６〜１０図は、本発明の第２の手段に係る逆スクガー
ド型薄膜トランジスタ主要工程完了後の断面図である。 第１１図は、従来技術に係る逆スタガード型薄膜トラン
ジスタの断面図である。 １争−争絶縁物板（ガラス基板）、 ２ ・ ・ ・
ゲート電極、 ３番・拳ゲート絶縁膜、 ４・・−
アモルファスシリコン膜、 ４１・ 番 ・アモルファ
スシリコン膜よりなる活性層、 ５ ・ −拳パッシ
ベーション膜（ＳｉＯ膜）、 ６・−−レジスト膜、
ｅｌ−−−レジストマスク、 ７−Φ・ｎ型のアモル
ファスシリコン膜、 ８ ・ Φ φ導電体膜（Ｔｉ
、 ＡＩ、ＮｉＣｒ、Ｃｒ、ＩＴＯ等の膜）。 ８１−会・ソース電極、 ８２１１１＋１１ドレイン電
極。 本灸明隼１例のエル図 第５１Ｊ 本頚明う’ｆ−１づ列 第１（ａ）図 ノ瞥９２ト８月 ８Ｚイｆりの工法１図第６図 本発明 を１例の工萩図 第 ２ 図 峯般明冴１伊ｊつエル図 第 ３ 図 本発明 １ｉ訳のＬ社区 第４図 本発明 掻Ｚρ］り工修ヌ 第７図 本発明 答Ｚψ］のエル図 第８図 、１４；ｅ）４ ’４ ｚ Ｊ’Ｊ （７） 二ｆ
Ｌ（ＩＪＪ第９図
Claims (1)
- 【特許請求の範囲】 ［１］絶縁物板（１）上にゲート電極（２）が設けられ
、 該ゲート電極（２）を覆ってゲート絶縁膜（３）が設け
られ、 該ゲート絶縁膜（３）上に、前記ゲート電 極（２）に対応する大きさのアモルファスシリコン膜（
４）よりなる活性層（４１）が設けられ、該活性層（４
１）を挟んで該活性層と同一平面内にソース電極（８１
）とドレイン電極（８２）とが設けられてなることを特
徴とする薄膜トランジスタ。 ［２］透光性絶縁物板（１）上に非透光性ゲート電極（
２）を形成し、 ゲート絶縁膜（３）とアモルファスシリコン膜（４）と
を形成し、 レジスト膜（６）を形成した後、前記非透光性ゲート電
極（２）をマスクとして、前記透光性絶縁物板（１）の
側から露光して、パターニングしてレジストマスク（６
１）を形成し、 該レジストマスク（６１）を使用して前記アモルファス
シリコン膜（４）をパターニングし、導電体膜（８）を
形成した後、レジストマスク（６１）を使用してなすリ
フトオフ法を使用してソース電極（８１）とドレイン電
極（８２）とを形成することを特徴とする薄膜トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16880285A JPS6230375A (ja) | 1985-07-31 | 1985-07-31 | 薄膜トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16880285A JPS6230375A (ja) | 1985-07-31 | 1985-07-31 | 薄膜トランジスタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6230375A true JPS6230375A (ja) | 1987-02-09 |
Family
ID=15874753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16880285A Pending JPS6230375A (ja) | 1985-07-31 | 1985-07-31 | 薄膜トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6230375A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5021850A (en) * | 1988-07-13 | 1991-06-04 | Seikosha Co., Ltd. | Silicon thin film transistor |
| US5109260A (en) * | 1989-07-10 | 1992-04-28 | Seikosha Co., Ltd. | Silicon thin film transistor and method for producing the same |
| US5122849A (en) * | 1988-07-13 | 1992-06-16 | Seikosha Co., Ltd. | Silicon thin film transistor |
| US5173753A (en) * | 1989-08-10 | 1992-12-22 | Industrial Technology Research Institute | Inverted coplanar amorphous silicon thin film transistor which provides small contact capacitance and resistance |
| US5200634A (en) * | 1988-09-30 | 1993-04-06 | Hitachi, Ltd. | Thin film phototransistor and photosensor array using the same |
| JP2006513578A (ja) * | 2003-01-14 | 2006-04-20 | ポリアイシー ゲーエムベーハー ウント コー、 カーゲー | 有機電界効果トランジスタおよび集積回路 |
| US8653531B2 (en) | 2009-11-12 | 2014-02-18 | Sharp Kabushiki Kaisha | Thin film transistor and display device |
-
1985
- 1985-07-31 JP JP16880285A patent/JPS6230375A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5021850A (en) * | 1988-07-13 | 1991-06-04 | Seikosha Co., Ltd. | Silicon thin film transistor |
| US5071779A (en) * | 1988-07-13 | 1991-12-10 | Seikosha Co., Ltd. | Method for producing a silicon thin film transistor |
| US5121177A (en) * | 1988-07-13 | 1992-06-09 | Seikosha Co., Ltd. | Silicon thin film transistor |
| US5121178A (en) * | 1988-07-13 | 1992-06-09 | Seikosha Co., Ltd. | Silicon thin film transistor |
| US5122849A (en) * | 1988-07-13 | 1992-06-16 | Seikosha Co., Ltd. | Silicon thin film transistor |
| US5200634A (en) * | 1988-09-30 | 1993-04-06 | Hitachi, Ltd. | Thin film phototransistor and photosensor array using the same |
| US5109260A (en) * | 1989-07-10 | 1992-04-28 | Seikosha Co., Ltd. | Silicon thin film transistor and method for producing the same |
| US5173753A (en) * | 1989-08-10 | 1992-12-22 | Industrial Technology Research Institute | Inverted coplanar amorphous silicon thin film transistor which provides small contact capacitance and resistance |
| JP2006513578A (ja) * | 2003-01-14 | 2006-04-20 | ポリアイシー ゲーエムベーハー ウント コー、 カーゲー | 有機電界効果トランジスタおよび集積回路 |
| US8653531B2 (en) | 2009-11-12 | 2014-02-18 | Sharp Kabushiki Kaisha | Thin film transistor and display device |
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