JPH01170048A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH01170048A JPH01170048A JP32867287A JP32867287A JPH01170048A JP H01170048 A JPH01170048 A JP H01170048A JP 32867287 A JP32867287 A JP 32867287A JP 32867287 A JP32867287 A JP 32867287A JP H01170048 A JPH01170048 A JP H01170048A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、薄膜トランジスタの構造及び薄膜トランジス
タの製造方法に係り、特に微細化に適した薄膜トランジ
スタ及びその製造方法に関する。
タの製造方法に係り、特に微細化に適した薄膜トランジ
スタ及びその製造方法に関する。
アクティブマトリクス駆動方式により駆動され、画像等
を表示するアクティブマトリクスデイスプレィには、ス
イッチング素子を複数配列したマトリクスパネルが組み
込まれている。このスイッチング素子としては薄膜トラ
ンジスタ（ＴＦＴ’：Ｔｈ１ｎ Ｆｉｌｍ Ｔｒａｎｓ
ｉｓｔｏｒ）は、ガラス基板等の大面積の透明な絶縁性
基板上に形成できるため、現在主に用いられている。こ
のＴＰＴ （薄膜トランジスタを、以後ＴＰＴと記す）
には、スタガー型、逆スタガー型、コプラナ型、逆コプ
ラナ型の４ａの基本構造があるが、半導体膜にアモルフ
ァスシリコン（ａ−３ｉ）を用いるａ−３ｉＴＦＴでは
、電気的に重要な半導体膜とゲート絶縁膜の間の界面を
一度も空気に触れさせることなく連続的に形成できるた
めスタガー型が一般的であり、特に金属である電極と半
導体との良好な接触（オーミック接触）をとるために逆
スタガー型が多く用いられている。
を表示するアクティブマトリクスデイスプレィには、ス
イッチング素子を複数配列したマトリクスパネルが組み
込まれている。このスイッチング素子としては薄膜トラ
ンジスタ（ＴＦＴ’：Ｔｈ１ｎ Ｆｉｌｍ Ｔｒａｎｓ
ｉｓｔｏｒ）は、ガラス基板等の大面積の透明な絶縁性
基板上に形成できるため、現在主に用いられている。こ
のＴＰＴ （薄膜トランジスタを、以後ＴＰＴと記す）
には、スタガー型、逆スタガー型、コプラナ型、逆コプ
ラナ型の４ａの基本構造があるが、半導体膜にアモルフ
ァスシリコン（ａ−３ｉ）を用いるａ−３ｉＴＦＴでは
、電気的に重要な半導体膜とゲート絶縁膜の間の界面を
一度も空気に触れさせることなく連続的に形成できるた
めスタガー型が一般的であり、特に金属である電極と半
導体との良好な接触（オーミック接触）をとるために逆
スタガー型が多く用いられている。
第４図は、従来の逆スタガー型のＴＰＴの断面図である
。同図において、ガラス基板等の絶縁性基板１上にゲー
ト電ｐｊＡ２が形成され、そのゲート電極２を被覆して
形成されたゲート絶縁膜３上に、アモルファスシリコン
からなる半導体膜４が形成されている。そして、ゲート
電極２の上方の半導体膜４のチャネル領域４ａを除く半
導体膜４の両側にはオーミックコンタクト用のコンタク
ト層５を介してドレイン電極６、ソース電極７がそれぞ
れ形成されている。
。同図において、ガラス基板等の絶縁性基板１上にゲー
ト電ｐｊＡ２が形成され、そのゲート電極２を被覆して
形成されたゲート絶縁膜３上に、アモルファスシリコン
からなる半導体膜４が形成されている。そして、ゲート
電極２の上方の半導体膜４のチャネル領域４ａを除く半
導体膜４の両側にはオーミックコンタクト用のコンタク
ト層５を介してドレイン電極６、ソース電極７がそれぞ
れ形成されている。
上記構成のＴＰＴを製造する場合、まずスパッタ法、蒸
着法等により絶縁性基板１上にクロム（Ｃｒ）、モリブ
デン（Ｍｏ）等の金属を堆積した後、フォトリソグラフ
ィ法により前記金属をパターニングしてゲート電極２を
形成する。そして、そのゲート電極２が形成された絶縁
性基板１上にプラズマＣＶＤ法等によりゲート絶縁膜３
、半導体膜４、コンタクト層５となるｎ＋アモルファス
シリコン、ドレイン電極６及びソース電極７となる金Ｂ
膜を連続して積層形成した後、フォトリソグラフィ法に
より半導体膜４のチャネル領域４ａ上の前記ｎ＋アモル
ファスシリコン、前記金［１１をエツチングしてコンタ
クト層５、ドレイン電極６、ソース電極７を形成する。
着法等により絶縁性基板１上にクロム（Ｃｒ）、モリブ
デン（Ｍｏ）等の金属を堆積した後、フォトリソグラフ
ィ法により前記金属をパターニングしてゲート電極２を
形成する。そして、そのゲート電極２が形成された絶縁
性基板１上にプラズマＣＶＤ法等によりゲート絶縁膜３
、半導体膜４、コンタクト層５となるｎ＋アモルファス
シリコン、ドレイン電極６及びソース電極７となる金Ｂ
膜を連続して積層形成した後、フォトリソグラフィ法に
より半導体膜４のチャネル領域４ａ上の前記ｎ＋アモル
ファスシリコン、前記金［１１をエツチングしてコンタ
クト層５、ドレイン電極６、ソース電極７を形成する。
上述した構造のＴＦＴは、絶縁性基板１とゲート電極２
の間に段差が生じ、その段差上にゲート絶縁膜３、半導
体膜４、コンタクト層５、ドレイン電極６、ソース電極
７が形成されるので、段差部の所のゲート絶縁膜３の厚
さが薄くなったり、ドレイン電極６、ソース電極７が断
線したりする可Ｉｆｇ性が高い。
の間に段差が生じ、その段差上にゲート絶縁膜３、半導
体膜４、コンタクト層５、ドレイン電極６、ソース電極
７が形成されるので、段差部の所のゲート絶縁膜３の厚
さが薄くなったり、ドレイン電極６、ソース電極７が断
線したりする可Ｉｆｇ性が高い。
このＴＰＴを用いてＴＰＴマトリクスパネルを形成する
場合、ゲートライン（走査線）の配線抵抗を小さくする
ためにゲート電極２の膜厚を厚くする必要があり、その
場合ゲート電極２の端部での段差はさらに急峻となる。
場合、ゲートライン（走査線）の配線抵抗を小さくする
ためにゲート電極２の膜厚を厚くする必要があり、その
場合ゲート電極２の端部での段差はさらに急峻となる。
従って、ゲート絶縁膜３、ドレイン電極６及びソース電
極７のステップカバレージが悪くなり、ゲート電極２と
ドレイン電極６間あるいはゲート電極２とソース電極７
間でリーク電流が流れたり、ドレイン電極６、ソース電
極７が断線してしまう確率が高くなり製造歩留りは極端
に低下する。特に、微細化を行う場合にはゲート電極２
の配線幅を小さくする必要があるため、ゲート電極２の
厚みを２０００人あるいはそれ以上にする必要があり、
製造歩留りはさらに低下するので、微細化は実現不可能
となる。
極７のステップカバレージが悪くなり、ゲート電極２と
ドレイン電極６間あるいはゲート電極２とソース電極７
間でリーク電流が流れたり、ドレイン電極６、ソース電
極７が断線してしまう確率が高くなり製造歩留りは極端
に低下する。特に、微細化を行う場合にはゲート電極２
の配線幅を小さくする必要があるため、ゲート電極２の
厚みを２０００人あるいはそれ以上にする必要があり、
製造歩留りはさらに低下するので、微細化は実現不可能
となる。
このため、本件出願人は製造歩留りを向上させると共に
、微細化を可能にするために第５図に示す構造のＴＰＴ
を出願した。
、微細化を可能にするために第５図に示す構造のＴＰＴ
を出願した。
このＴＰＴはゲート電極２と半導体４の間にＳＯＧ （
Ｓｐｉｎ Ｏｎ Ｇｉａｓｓ ）膜８及び窒化膜等の絶
縁膜３を挟んだ構造となっており、ゲート電極２と絶縁
性基板１の間にできる段差をＳＯＧＯｓＯ４り平坦化さ
せて、その５ＯＧｌｉＢ上に絶縁膜３、半導体膜４、コ
ンタクト層５、ドレイン電極６及びソース電極７を形成
している。ＳＯＧＯｓＯ４ピンコード法を用いてゲート
電極２上は薄く、絶縁性基板１上は厚く形成できるため
ｓｏＧ膜８の表面は段差を小さくして平坦化ができる。
Ｓｐｉｎ Ｏｎ Ｇｉａｓｓ ）膜８及び窒化膜等の絶
縁膜３を挟んだ構造となっており、ゲート電極２と絶縁
性基板１の間にできる段差をＳＯＧＯｓＯ４り平坦化さ
せて、その５ＯＧｌｉＢ上に絶縁膜３、半導体膜４、コ
ンタクト層５、ドレイン電極６及びソース電極７を形成
している。ＳＯＧＯｓＯ４ピンコード法を用いてゲート
電極２上は薄く、絶縁性基板１上は厚く形成できるため
ｓｏＧ膜８の表面は段差を小さくして平坦化ができる。
従って、ドレイン電極６、ソース電極７の断線を防止で
き製造歩留りを向上させることができる。
き製造歩留りを向上させることができる。
また、ＳＯＧＯｓＯ４る平坦化はゲート電極２の厚みに
かかわらず可能なので、微細化によりゲート電極２の幅
を小さくして、厚みを大きくしても製造歩留りを高くす
ることができる。
かかわらず可能なので、微細化によりゲート電極２の幅
を小さくして、厚みを大きくしても製造歩留りを高くす
ることができる。
しかしながら、ＳＯＧＯｓＯ４質は不安定なため、トラ
ンジスタの電気的特性が不安定になるという問題があっ
た。また、クラ・ツクが生じやすく基板のソリ等が発生
しやすいという問題もあった。
ンジスタの電気的特性が不安定になるという問題があっ
た。また、クラ・ツクが生じやすく基板のソリ等が発生
しやすいという問題もあった。
本発明は上記従来の問題点を解決するために、電気的特
性が良いと共に製造歩留りが高く、しがち微細化が可能
な薄膜トランジスタ及びその製造方法を提供することを
目的とする。
性が良いと共に製造歩留りが高く、しがち微細化が可能
な薄膜トランジスタ及びその製造方法を提供することを
目的とする。
本発明は上記目的を達成するために、絶縁性基板上に設
けられる電極を、絶縁性基板の凹部に埋め込んだことを
特徴とする。
けられる電極を、絶縁性基板の凹部に埋め込んだことを
特徴とする。
以下、本発明の実施例を図面を参照しながら説明する。
第１図は本発明の一実施例であるＴＰＴの断面図である
。同図において、絶縁性基板１１には凹部２２が設けら
れており、その凹部２２内にゲート電極１２が埋め込ま
れている。ゲート電極１２が埋め込まれて平坦となった
絶縁性基板１１上の全面には透明なゲート絶縁膜１３が
設けられており、更にそのゲート絶縁膜１３上の全面に
半導体膜１４が設けられている。そして、ゲート電極１
１の中央部上方に位置する部分を除いて、半導体膜１４
上にオーミックコンタクト用のコンタクト層１５が設け
られており、半導体膜１４の両側に設けられたコンタク
ト層１５上には、ドレイン電極１６及びソース電極１７
が対向して設けられている。
。同図において、絶縁性基板１１には凹部２２が設けら
れており、その凹部２２内にゲート電極１２が埋め込ま
れている。ゲート電極１２が埋め込まれて平坦となった
絶縁性基板１１上の全面には透明なゲート絶縁膜１３が
設けられており、更にそのゲート絶縁膜１３上の全面に
半導体膜１４が設けられている。そして、ゲート電極１
１の中央部上方に位置する部分を除いて、半導体膜１４
上にオーミックコンタクト用のコンタクト層１５が設け
られており、半導体膜１４の両側に設けられたコンタク
ト層１５上には、ドレイン電極１６及びソース電極１７
が対向して設けられている。
このように、絶縁性基板１１の凹部２２にゲート電極１
２を設けたため、ゲート電極１２の形成により段差は生
じることなく、ドレイン電極１６、ソース電極１７を平
坦に形成できる。このため、製造歩留りは高い。
２を設けたため、ゲート電極１２の形成により段差は生
じることなく、ドレイン電極１６、ソース電極１７を平
坦に形成できる。このため、製造歩留りは高い。
また、ゲート絶縁膜１３には電気的特性の良いプラズマ
ＣＶＤ法で形成される窒化シリコン（ＳｉＮ）の−層の
みを用いることができ、トランジスタの電気的特性がＳ
ＯＧ膜により平坦化した場合よりも安定する。また、Ｓ
ＯＧ膜による平坦化よりも低いコストで平坦化ができる
。
ＣＶＤ法で形成される窒化シリコン（ＳｉＮ）の−層の
みを用いることができ、トランジスタの電気的特性がＳ
ＯＧ膜により平坦化した場合よりも安定する。また、Ｓ
ＯＧ膜による平坦化よりも低いコストで平坦化ができる
。
次に、以上のように構成された本実施例の製造方法を説
明する。第２図（ａ）〜（ｅ）は、本発明の製造方法の
第１の実施例を示す図である。
明する。第２図（ａ）〜（ｅ）は、本発明の製造方法の
第１の実施例を示す図である。
まず、同図（ａ）に示すように、絶縁性基板１１上の全
面にフォトレジストを塗布した後、マスクを用いて露光
し、露光後有機溶剤の現像液で現像しフォトレジスト２
１によるパターンを形成する。
面にフォトレジストを塗布した後、マスクを用いて露光
し、露光後有機溶剤の現像液で現像しフォトレジスト２
１によるパターンを形成する。
次に、現像により絶線性基板１１上に所望のパターン形
状に残存したフォトレジスト２１を例えばドライＮ２中
で１５０℃〜３００℃の温度で乾燥硬化させる。
状に残存したフォトレジスト２１を例えばドライＮ２中
で１５０℃〜３００℃の温度で乾燥硬化させる。
次に、同図（ｂｌに示すように、ＣＦｔ等のフロン系ガ
スをエツチング用ガスに用いたりアクティブ・イオン・
エツチング（ＲＩ Ｅ）により！＠縁性基板１１をエツ
チングし凹部２２を設ける。リアクティブ・イオン・エ
ツチングは、例えば圧力は０゜ｌ Ｔｏｒｒ以下、ＲＦ
パワーが２．ＯＷ／ｃｄ以上の条件で行う。リアクティ
ブ・イオン・エツチングはエツチングの異方性が大きい
ので凹部２の側面を垂直に形成することができる。
スをエツチング用ガスに用いたりアクティブ・イオン・
エツチング（ＲＩ Ｅ）により！＠縁性基板１１をエツ
チングし凹部２２を設ける。リアクティブ・イオン・エ
ツチングは、例えば圧力は０゜ｌ Ｔｏｒｒ以下、ＲＦ
パワーが２．ＯＷ／ｃｄ以上の条件で行う。リアクティ
ブ・イオン・エツチングはエツチングの異方性が大きい
ので凹部２の側面を垂直に形成することができる。
続けて、同図（Ｃ）に示すように蒸着法、スバ・ツタ法
等によりクロム（Ｃｒ）、モリブデン（ＭＯ）等の金Ｈ
Ｎ’Ｊ、２３をフォトレジスト２１上及び絶縁性基板１
１の凹部２２内に堆積させる。この時、堆積させる金属
膜２３の膜厚は凹部２２の深さｄに等しくなるようにす
る。
等によりクロム（Ｃｒ）、モリブデン（ＭＯ）等の金Ｈ
Ｎ’Ｊ、２３をフォトレジスト２１上及び絶縁性基板１
１の凹部２２内に堆積させる。この時、堆積させる金属
膜２３の膜厚は凹部２２の深さｄに等しくなるようにす
る。
次に、同図（ｄｌに示すようにリフトオフ法により剥離
液を用いてフォトレジスト２１とフォトレジスト２１上
に堆積された金属膜２３を剥離させる。
液を用いてフォトレジスト２１とフォトレジスト２１上
に堆積された金属膜２３を剥離させる。
この結果、絶縁性基板１１の凹部２２に堆積された金属
ＨｔＡ２３（ゲート電極１２）のみが残される。
ＨｔＡ２３（ゲート電極１２）のみが残される。
以上のようにして、ゲート電極１２が形成されて平坦と
なった絶縁性基板１１上に、第２図（ｅｌに示すように
プラズマＣＶＤ法により窒化シリコン ′（ＳｉＮ）等
のゲート絶縁１１ｔｉ１２、真性アモルファスシリコン
（ｉ−３ｉ）等の半導体膜１３、ｎ＋アモルファスシリ
コン２４を連続的に堆積した後、さらに蒸着法、スパッ
タ法等によりアルミニラＪ、（ＡＩ）等の金属膜２５を
堆積させる。
なった絶縁性基板１１上に、第２図（ｅｌに示すように
プラズマＣＶＤ法により窒化シリコン ′（ＳｉＮ）等
のゲート絶縁１１ｔｉ１２、真性アモルファスシリコン
（ｉ−３ｉ）等の半導体膜１３、ｎ＋アモルファスシリ
コン２４を連続的に堆積した後、さらに蒸着法、スパッ
タ法等によりアルミニラＪ、（ＡＩ）等の金属膜２５を
堆積させる。
そして、第１図に示すようにフォトリソグラフィ法によ
り、ｎ＋アモルファスシリコン２４及び金属膜２５をパ
ターニングし、コンタクト層１５、ドレイン電極１６及
びソース電極１７を形成する。
り、ｎ＋アモルファスシリコン２４及び金属膜２５をパ
ターニングし、コンタクト層１５、ドレイン電極１６及
びソース電極１７を形成する。
次に、本発明の製造方法の第２の実施例を説明する。
第３図（ａ）〜（ｄｌは、絶縁性基板１１のエツチング
用マスクとしてクロム（Ｃｒ）とフォトレジスタの２層
からなるマスクを用いる製造方法の工程図である。
用マスクとしてクロム（Ｃｒ）とフォトレジスタの２層
からなるマスクを用いる製造方法の工程図である。
まず、同図（ａ）に示すように絶縁性基板１１上に蒸着
法、スパッタ法等によりクロム（Ｃｒ）３１を堆積させ
、更に前記第１の実施例の第２図（ａ）の工程と同様の
方法により、フォトレジストの塗布・露光・現像等によ
りパターニングを行いフォトレジスト３２を形成する。
法、スパッタ法等によりクロム（Ｃｒ）３１を堆積させ
、更に前記第１の実施例の第２図（ａ）の工程と同様の
方法により、フォトレジストの塗布・露光・現像等によ
りパターニングを行いフォトレジスト３２を形成する。
次に、同図世）に示すようにフォトレジスト３２をマス
クとしてクロム（Ｃｒ）３１をエツチングする。
クとしてクロム（Ｃｒ）３１をエツチングする。
続けて、同図（Ｃ）に示すようにクロム（Ｃｒ）３１と
フォトレジスト３２の２層をマスクとして、絶縁性基板
１１をエツチングして凹部３３を形成する。
フォトレジスト３２の２層をマスクとして、絶縁性基板
１１をエツチングして凹部３３を形成する。
更に同図（ｄｌに示すように蒸着法、スパッタ法等によ
り、ゲート電極となる金属１ｆ！３４をクロム（Ｃｒ）
３１とフォトレジスト３２の２層が積層されている絶縁
性基板ｌｌ上の全面に凹部３３内が全て埋められるまで
堆積させる。
り、ゲート電極となる金属１ｆ！３４をクロム（Ｃｒ）
３１とフォトレジスト３２の２層が積層されている絶縁
性基板ｌｌ上の全面に凹部３３内が全て埋められるまで
堆積させる。
そして、同図（１１）に示すようにリフトオフ法により
剥離液を用いてフォトレジスト３２及びフォトレジスト
３２上の金属膜３４を剥離させる。さらにクロム（Ｃｒ
）３１を全面エツチングして、絶縁性基板ｌｌ上を平坦
化する。
剥離液を用いてフォトレジスト３２及びフォトレジスト
３２上の金属膜３４を剥離させる。さらにクロム（Ｃｒ
）３１を全面エツチングして、絶縁性基板ｌｌ上を平坦
化する。
以後、第１の実施例と同様の工程を行い第１図に示すＴ
ＰＴが完成する。
ＰＴが完成する。
尚、上記ゲート電極１２には、クロム（Ｃｒ）と選択的
にエツチング可能な金属であればどのような金属を用い
てもよい。
にエツチング可能な金属であればどのような金属を用い
てもよい。
また、ゲート電極にクロム（Ｃｒ）を用いた場合には、
絶縁性基板１１上に形成するマスク用の金属としてクロ
ム（Ｃｒ）と選択エツチング可能な金属を用いる。
絶縁性基板１１上に形成するマスク用の金属としてクロ
ム（Ｃｒ）と選択エツチング可能な金属を用いる。
第２の実施例の場合、クロム（Ｃｒ）３１等の金属膜を
マスクに用いているため、第１の実施例のようにフォト
レジスト２１のみをマスクに用いている場合よりもエツ
チング精度が向上する。特に絶縁性基板１１にガラス基
板を用い且つ金属膜としてクロム（Ｃｒ）を用いた場合
、クロム（Ｃｒ）はガラス基板との密着性が良いため、
工７チング楕度が極めてよい。
マスクに用いているため、第１の実施例のようにフォト
レジスト２１のみをマスクに用いている場合よりもエツ
チング精度が向上する。特に絶縁性基板１１にガラス基
板を用い且つ金属膜としてクロム（Ｃｒ）を用いた場合
、クロム（Ｃｒ）はガラス基板との密着性が良いため、
工７チング楕度が極めてよい。
尚、本実施例では逆スタガー型の例を示したが、本発明
は逆スタガー型に限定されることなく、スタガー型、コ
プラナ型、逆コブラナ型にも通用できる。
は逆スタガー型に限定されることなく、スタガー型、コ
プラナ型、逆コブラナ型にも通用できる。
以上説明したように本発明によれば、絶縁性基板上に設
ける電極は、絶縁性基板に設けた凹部に埋め込んで形成
するので、ゲート絶縁膜、半導体膜、他の電極は平坦に
形成することができ、ドレイン電極、ソース電極等の断
線を防止でき製造歩留りが向上する。また、電極の厚み
がかなり厚くなっても平坦化できるので、電極の幅を狭
くしても電極の厚みを大きくとることにより配線抵抗を
小さ（することができ、微細化が可能となる。
ける電極は、絶縁性基板に設けた凹部に埋め込んで形成
するので、ゲート絶縁膜、半導体膜、他の電極は平坦に
形成することができ、ドレイン電極、ソース電極等の断
線を防止でき製造歩留りが向上する。また、電極の厚み
がかなり厚くなっても平坦化できるので、電極の幅を狭
くしても電極の厚みを大きくとることにより配線抵抗を
小さ（することができ、微細化が可能となる。
第１図は本発明の一実施例の薄膜トランジスタの構成を
示す図、 第２図（ａ）〜（ｅ）は本発明に係る製造方法の第１の
実施例を示す工程図、 第３図（ａｌ〜（ｅ）は本発明に係る製造方法の第２の
実施例を示す工程図、 第４図は従来の逆スタガー型の薄膜トランジスタの構成
を示す図、 第５図は従来のＳＯＧ膜により平坦化を行った逆スタガ
ー型の薄膜トランジスタの構成を示す図である。 １１・・・絶縁性基板、 １２・・・ゲート電極、 １３ ・ ・ ・ゲート絶Ｉｉ膜、 １４・・・半導体膜、 １６・・・ドレイン電極、 １７・・・ソース電極。 特許出願人 カシオ計算機株式会社 第１図 第２図 第３図 第５図
示す図、 第２図（ａ）〜（ｅ）は本発明に係る製造方法の第１の
実施例を示す工程図、 第３図（ａｌ〜（ｅ）は本発明に係る製造方法の第２の
実施例を示す工程図、 第４図は従来の逆スタガー型の薄膜トランジスタの構成
を示す図、 第５図は従来のＳＯＧ膜により平坦化を行った逆スタガ
ー型の薄膜トランジスタの構成を示す図である。 １１・・・絶縁性基板、 １２・・・ゲート電極、 １３ ・ ・ ・ゲート絶Ｉｉ膜、 １４・・・半導体膜、 １６・・・ドレイン電極、 １７・・・ソース電極。 特許出願人 カシオ計算機株式会社 第１図 第２図 第３図 第５図
Claims (4)
- （１）絶縁性基板上に設けられた少なくともゲート電極
、ゲート絶縁膜、半導体膜、ドレイン電極及びソース電
極から成る薄膜トランジスタにおいて、 上記３つの電極の中の少なくとも１つの電極が前記絶縁
性基板内に埋め込まれていることを特徴とする薄膜トラ
ンジスタ。 - （２）前記絶縁性基板内に埋め込まれている電極はゲー
ト電極であることを特徴とする特許請求の範囲第１項記
載の薄膜トランジスタ。 - （３）絶縁性基板に凹部を設ける工程と、 前記凹部に導電膜を埋め込む工程と、 前記絶縁性基板上に少なくともゲート絶縁膜、半導体膜
、前記導電膜以外の電極を形成することを特徴とする薄
膜トランジスタの製造方法。 - （４）前記凹部に埋め込まれる導電膜はゲート電極であ
ることを特徴とする特許請求の範囲第３項記載の薄膜ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62328672A JP2504092B2 (ja) | 1987-12-25 | 1987-12-25 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62328672A JP2504092B2 (ja) | 1987-12-25 | 1987-12-25 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01170048A true JPH01170048A (ja) | 1989-07-05 |
| JP2504092B2 JP2504092B2 (ja) | 1996-06-05 |
Family
ID=18212873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62328672A Expired - Lifetime JP2504092B2 (ja) | 1987-12-25 | 1987-12-25 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504092B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555211A (ja) * | 1991-08-27 | 1993-03-05 | Hamamatsu Photonics Kk | 配線形成方法 |
| US6018181A (en) * | 1990-10-12 | 2000-01-25 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor and manufacturing method thereof |
| KR100474388B1 (ko) * | 1997-09-02 | 2005-07-18 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터구조및그제조방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103489922B (zh) * | 2013-09-30 | 2017-01-18 | 京东方科技集团股份有限公司 | 薄膜晶体管及制备方法、阵列基板及制备方法和显示装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59104170A (ja) * | 1982-12-06 | 1984-06-15 | Seiko Epson Corp | 薄膜トランジスタ |
| JPS61255068A (ja) * | 1985-05-07 | 1986-11-12 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
-
1987
- 1987-12-25 JP JP62328672A patent/JP2504092B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59104170A (ja) * | 1982-12-06 | 1984-06-15 | Seiko Epson Corp | 薄膜トランジスタ |
| JPS61255068A (ja) * | 1985-05-07 | 1986-11-12 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6018181A (en) * | 1990-10-12 | 2000-01-25 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor and manufacturing method thereof |
| JPH0555211A (ja) * | 1991-08-27 | 1993-03-05 | Hamamatsu Photonics Kk | 配線形成方法 |
| KR100474388B1 (ko) * | 1997-09-02 | 2005-07-18 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터구조및그제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2504092B2 (ja) | 1996-06-05 |
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