JPS59104170A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPS59104170A JPS59104170A JP21446782A JP21446782A JPS59104170A JP S59104170 A JPS59104170 A JP S59104170A JP 21446782 A JP21446782 A JP 21446782A JP 21446782 A JP21446782 A JP 21446782A JP S59104170 A JPS59104170 A JP S59104170A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Engineering & Computer Science (AREA)
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、薄膜トランジスタを形成する絶縁基板上の平
担化に関する。
担化に関する。
本発明は半導体薄膜及びゲート配線材料として多結晶シ
リコン膜を用いて説明するが、他の半導体薄膜及びゲー
ト配線材料にも適用する。
リコン膜を用いて説明するが、他の半導体薄膜及びゲー
ト配線材料にも適用する。
薄膜トランジスタは、高価なシリコン基板上に形成する
半導体素子に比べ、比較的安価な絶縁基板上に形成でき
ると共に、プロセスコストも安価にできる利点を持って
いる。
半導体素子に比べ、比較的安価な絶縁基板上に形成でき
ると共に、プロセスコストも安価にできる利点を持って
いる。
特に透明基板上に薄膜トランジスタアレイを形成し、液
晶ディスプレイを構成したフラットパネル等では、裏面
に反射率の良い反射板をセットする事により、コントラ
ストの良い表示を得ることができる。
晶ディスプレイを構成したフラットパネル等では、裏面
に反射率の良い反射板をセットする事により、コントラ
ストの良い表示を得ることができる。
第１図を用いて従来の薄膜トランジスタの構造を示し、
その欠点を述べる。
その欠点を述べる。
ガラス基板１上に多結晶シリコン膜の島２を・形成した
のち、表面を酸化し、ゲート電極となる多結晶シリコン
膜４を形成する。次にイオン打込み法により、ソース、
ドレイン拡散層５を形成したのちに層間絶縁膜６を形成
し、さらにコンタクトホールを開口する。次にソース配
線及び透明電極となる酸化スズ膜あるいは酸化スズと酸
化インジウムの合金（工Ｔｏ膜）を全面に形成したのち
にバターニングを行なったものを第１図に示す。
のち、表面を酸化し、ゲート電極となる多結晶シリコン
膜４を形成する。次にイオン打込み法により、ソース、
ドレイン拡散層５を形成したのちに層間絶縁膜６を形成
し、さらにコンタクトホールを開口する。次にソース配
線及び透明電極となる酸化スズ膜あるいは酸化スズと酸
化インジウムの合金（工Ｔｏ膜）を全面に形成したのち
にバターニングを行なったものを第１図に示す。
通常、トランジスタ部の多結晶シリコン膜及びゲート配
線用多結晶シリコン膜の厚みはそれぞれ０．５μ常程度
であり、透明電極用酸化スズ膜は０．２μ常程である。
線用多結晶シリコン膜の厚みはそれぞれ０．５μ常程度
であり、透明電極用酸化スズ膜は０．２μ常程である。
又、フィールド部にはゲート酸化膜が形成されないので
、表面の凹凸の差は最大１．０μ惧にも達する。この様
にして形成した薄膜トランジスタを用いて、液晶ディス
プレイを構成した場合には、ギャップ材が、凸部にのっ
た場合は他の部分との高低差が１．０μ惧生ずる為、２
０〜２５％のギャップムラが生じ、表示品質に悪影響を
与える。
、表面の凹凸の差は最大１．０μ惧にも達する。この様
にして形成した薄膜トランジスタを用いて、液晶ディス
プレイを構成した場合には、ギャップ材が、凸部にのっ
た場合は他の部分との高低差が１．０μ惧生ずる為、２
０〜２５％のギャップムラが生じ、表示品質に悪影響を
与える。
又、液晶の配向処理も高い部分が優先的に行なわれ、そ
の部分の近くは、配向処理が充分性なわれない為、液晶
の配向不良箇所が生じ、表示品質の低下につながる。
の部分の近くは、配向処理が充分性なわれない為、液晶
の配向不良箇所が生じ、表示品質の低下につながる。
本発明は、この様な従来の欠点を除去したものであり、
その目的とするところは、チャンネル部ソース部および
ドレイン部、あるいはゲート配線を、基板内部に埋め込
む事により、表面の凹凸をできるだけ少なくした薄膜ト
ランジスタを提供することである。
その目的とするところは、チャンネル部ソース部および
ドレイン部、あるいはゲート配線を、基板内部に埋め込
む事により、表面の凹凸をできるだけ少なくした薄膜ト
ランジスタを提供することである。
以下第２図、第３図を用いて、本発明の詳細な説明する
。
。
第２図（ａ）９ Ｃｂ）により本発明の第１の実施例を
説明する。
説明する。
ガラス基板１１にホトリソグラフィー技術によりチャン
ネル部、ソース部およびドレイン部分をエツチング除去
し、溝を形成する。次に多結晶シリコン膜を全面に形成
したのちに、表面を酸化シリコンの粉末あるいはシリコ
ンの粉末を用いて、機械的に研磨すれば、多結晶シリコ
ン膜は、所望のパターンに形成されると同時に基板表面
が平担化され、第２図（α）の様になる。次に表面を酸
化し、ゲート電極となる多結晶シリコン膜１４を形成し
たのちに、イオン打込み法により、ソース・ドレイン拡
散層１５を形成したのちに、層間絶縁膜１６を形成し、
さらにコンタクトホールを開口する。次にソース配線及
び透明電極となる酸化スズ膜あるいは工ＴＯ膜を全面に
形成したのちに、パターニングを行なったものを第２図
（ｂ）に示す。この構造によれば、チャンネル部・ソー
ス部およびドレイン部表面が基板表面と同一になる為、
ゲート電極分（０，５μ情）だけが高くなるだけであり
、凹凸の最大差は０．５μ常となり、従来の構造の凹凸
の最大差の１．０μ情の半分となり、表面の凹凸が少な
くなる。
ネル部、ソース部およびドレイン部分をエツチング除去
し、溝を形成する。次に多結晶シリコン膜を全面に形成
したのちに、表面を酸化シリコンの粉末あるいはシリコ
ンの粉末を用いて、機械的に研磨すれば、多結晶シリコ
ン膜は、所望のパターンに形成されると同時に基板表面
が平担化され、第２図（α）の様になる。次に表面を酸
化し、ゲート電極となる多結晶シリコン膜１４を形成し
たのちに、イオン打込み法により、ソース・ドレイン拡
散層１５を形成したのちに、層間絶縁膜１６を形成し、
さらにコンタクトホールを開口する。次にソース配線及
び透明電極となる酸化スズ膜あるいは工ＴＯ膜を全面に
形成したのちに、パターニングを行なったものを第２図
（ｂ）に示す。この構造によれば、チャンネル部・ソー
ス部およびドレイン部表面が基板表面と同一になる為、
ゲート電極分（０，５μ情）だけが高くなるだけであり
、凹凸の最大差は０．５μ常となり、従来の構造の凹凸
の最大差の１．０μ情の半分となり、表面の凹凸が少な
くなる。
この結果、前記方法で形成した薄膜トランジスタを用い
て、液晶ディスプレイを構成した場合、には、ギャップ
ムラは従来の半分となり、表示品質の向上につながった
。さらに、液晶の配向処理も高低差が少なくなった事に
より、配向処理不良箇所が従来に比べ半分以下になり、
配向処理不良も少なくなった。
て、液晶ディスプレイを構成した場合、には、ギャップ
ムラは従来の半分となり、表示品質の向上につながった
。さらに、液晶の配向処理も高低差が少なくなった事に
より、配向処理不良箇所が従来に比べ半分以下になり、
配向処理不良も少なくなった。
次に第３図（α）（ｈ）を用いて、本発明の第２の実施
例を示す。
例を示す。
ガラス基板２１にホトリソグラフィー技術によりゲート
配線部をエツチング除去し、溝を形成する次に多結晶シ
リコン膜を全面に形成したのちに、表面を酸化シリコン
粉末あるいはシリコン粉末を用いて、機械的に研磨すれ
ば、多結晶シリコン膜は、所望のパターンに形成される
と同時に基板表面が平担化され、第３図（α）の様にな
る。次に表面を酸化し、チャンネル部・ソース部および
ドレイン部となる多結晶シリコン膜を全面に形成したの
ちに、レジスト膜を形成し、レジスト膜をマスクにイオ
ン打込み法により、ソース・ドレイン拡散層２５を形成
する。次に層間絶縁膜２６を形成し、コンタクトホール
を開口し、ソース配線、及び透明電極となる酸化スズ膜
あるいは工ＴＯ膜を全面に形成したのちに、パターニン
グを行なったものを第３図（ｈ）に示す。多結晶シリコ
ン膜のゲート配線を基板内に埋め込むことにより、第１
の実施例と同じ効果が得られ、表示品質を向上できる構
造が得られる。
配線部をエツチング除去し、溝を形成する次に多結晶シ
リコン膜を全面に形成したのちに、表面を酸化シリコン
粉末あるいはシリコン粉末を用いて、機械的に研磨すれ
ば、多結晶シリコン膜は、所望のパターンに形成される
と同時に基板表面が平担化され、第３図（α）の様にな
る。次に表面を酸化し、チャンネル部・ソース部および
ドレイン部となる多結晶シリコン膜を全面に形成したの
ちに、レジスト膜を形成し、レジスト膜をマスクにイオ
ン打込み法により、ソース・ドレイン拡散層２５を形成
する。次に層間絶縁膜２６を形成し、コンタクトホール
を開口し、ソース配線、及び透明電極となる酸化スズ膜
あるいは工ＴＯ膜を全面に形成したのちに、パターニン
グを行なったものを第３図（ｈ）に示す。多結晶シリコ
ン膜のゲート配線を基板内に埋め込むことにより、第１
の実施例と同じ効果が得られ、表示品質を向上できる構
造が得られる。
以上述べた如く、本発明によれば、薄膜トランジスタの
素子の一部を基板内部に埋め込むことにより種々の効果
を有する薄膜トランジスタを提供する事ができる。
素子の一部を基板内部に埋め込むことにより種々の効果
を有する薄膜トランジスタを提供する事ができる。
【図面の簡単な説明】
第１図は従来の薄膜トランジスタの断面形状図である。
１はガラス基板、２は多結晶シリコン膜、３はシリコン
酸化膜、４はゲート電極、５はソース・ドレイン拡散層
、６は層間絶縁膜、７はソース配線、８はドレイン拡散
層。 第２図は本発明による第１の実施例を示す。 １１はガラス基板、１２は多結晶シリコン膜、１３はシ
リコン酸化膜、１４はゲート電極、１５はソース・ドレ
イン拡散層、１６は層間絶縁膜、１７はソース配線、１
８はドレイン電極。 第３図は本発明による第２の実施例を示す。 ２１はガラス基板、２２は多結晶シリコン膜、２３はシ
リコン酸化膜、２４はゲート電極、２５はソース・ドレ
イン拡散層、２６は層間絶縁膜、２７はソース配線、２
８はドレイン電極。 以上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務 （γ） 第１ 図 Ｉユ （α） （シ〕 第２日
酸化膜、４はゲート電極、５はソース・ドレイン拡散層
、６は層間絶縁膜、７はソース配線、８はドレイン拡散
層。 第２図は本発明による第１の実施例を示す。 １１はガラス基板、１２は多結晶シリコン膜、１３はシ
リコン酸化膜、１４はゲート電極、１５はソース・ドレ
イン拡散層、１６は層間絶縁膜、１７はソース配線、１
８はドレイン電極。 第３図は本発明による第２の実施例を示す。 ２１はガラス基板、２２は多結晶シリコン膜、２３はシ
リコン酸化膜、２４はゲート電極、２５はソース・ドレ
イン拡散層、２６は層間絶縁膜、２７はソース配線、２
８はドレイン電極。 以上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務 （γ） 第１ 図 Ｉユ （α） （シ〕 第２日
Claims (1)
- （１） ガラスあるいはセラミックス等の絶縁性基板
上に形成する薄膜トランジスタにおいて、該薄膜トラン
ジスタのチャンネル部、ソース部およびドレイン部、あ
るいはゲート配線は、前記絶縁基板内に埋め込まれてい
る事を特徴とする薄膜トランジスタ、。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21446782A JPS59104170A (ja) | 1982-12-06 | 1982-12-06 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21446782A JPS59104170A (ja) | 1982-12-06 | 1982-12-06 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59104170A true JPS59104170A (ja) | 1984-06-15 |
Family
ID=16656201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21446782A Pending JPS59104170A (ja) | 1982-12-06 | 1982-12-06 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59104170A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01170048A (ja) * | 1987-12-25 | 1989-07-05 | Casio Comput Co Ltd | 薄膜トランジスタの製造方法 |
| US5943560A (en) * | 1996-04-19 | 1999-08-24 | National Science Council | Method to fabricate the thin film transistor |
| US7122954B2 (en) | 2002-08-30 | 2006-10-17 | Seiko Epson Corporation | Electro-optical device, method of manufacturing the same, and electronic apparatus |
-
1982
- 1982-12-06 JP JP21446782A patent/JPS59104170A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01170048A (ja) * | 1987-12-25 | 1989-07-05 | Casio Comput Co Ltd | 薄膜トランジスタの製造方法 |
| US5943560A (en) * | 1996-04-19 | 1999-08-24 | National Science Council | Method to fabricate the thin film transistor |
| US7122954B2 (en) | 2002-08-30 | 2006-10-17 | Seiko Epson Corporation | Electro-optical device, method of manufacturing the same, and electronic apparatus |
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