JPS61255068A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS61255068A JPS61255068A JP9637685A JP9637685A JPS61255068A JP S61255068 A JPS61255068 A JP S61255068A JP 9637685 A JP9637685 A JP 9637685A JP 9637685 A JP9637685 A JP 9637685A JP S61255068 A JPS61255068 A JP S61255068A
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- insulating film
- gate insulating
- gate electrode
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- 238000004519 manufacturing process Methods 0.000 title claims description 16
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は表示装置、例えばエレクトロルミネッセンスデ
ィスプレイパネルの駆動用回路に用いられる大面積にわ
たり均一な特性を有する薄膜トランジスタの製造方法に
関する。
ィスプレイパネルの駆動用回路に用いられる大面積にわ
たり均一な特性を有する薄膜トランジスタの製造方法に
関する。
従来の技術
従来、例えば、特許５９−１０７２５７等に書かれてい
るが、第２図に示すように、基板（１１の上にゲート電
極（２）を形成する場合、ゲート電極（２）を形成する
領域とゲート電極を形成しない領域には、ゲート電極（
２）の厚さ分の段差が生じる。このためゲート電極（２
）の上にゲート絶縁膜（３）を形成する場合、段差の部
分が弱点となり、絶縁破壊が起こりやすくなる。このた
め、ゲート絶縁膜の厚さは、ゲート絶縁膜として使用さ
れる物質の絶縁破壊強度から使用時の耐圧上必要とされ
る数倍程度必要であった。しかし一般にＭＯＳＦ＋！：
Ｔのドレイン、ソース間の電流よりは（１）式で表わさ
れる。
るが、第２図に示すように、基板（１１の上にゲート電
極（２）を形成する場合、ゲート電極（２）を形成する
領域とゲート電極を形成しない領域には、ゲート電極（
２）の厚さ分の段差が生じる。このためゲート電極（２
）の上にゲート絶縁膜（３）を形成する場合、段差の部
分が弱点となり、絶縁破壊が起こりやすくなる。このた
め、ゲート絶縁膜の厚さは、ゲート絶縁膜として使用さ
れる物質の絶縁破壊強度から使用時の耐圧上必要とされ
る数倍程度必要であった。しかし一般にＭＯＳＦ＋！：
Ｔのドレイン、ソース間の電流よりは（１）式で表わさ
れる。
侮 ξμ Ｗ２
ニジ＝ （踵−Ｖｙ ） ・・・・・・（
１）２ ｔｏｘ Ｌ ニゲ：ソース・ドレイン間電流 ε。：真空の誘電率
ε：ゲート絶縁膜の比誘電率 μ：電子の移動度Ｗ：
チャンネル幅 Ｌ二チャンネル長 ｔｏｘ ：ゲー
ト絶縁膜の厚み ｖＩｔ：ゲート電圧 ｖ＋ニジき
い値電圧（１）式から明らかなように、工ｄは、ゲート
絶縁膜の厚さｔｏｘが薄いほど大きくなる。このように
よりとして大電流が必要とされる場合には、ｔｏＸが薄
い方が有利である。
１）２ ｔｏｘ Ｌ ニゲ：ソース・ドレイン間電流 ε。：真空の誘電率
ε：ゲート絶縁膜の比誘電率 μ：電子の移動度Ｗ：
チャンネル幅 Ｌ二チャンネル長 ｔｏｘ ：ゲー
ト絶縁膜の厚み ｖＩｔ：ゲート電圧 ｖ＋ニジき
い値電圧（１）式から明らかなように、工ｄは、ゲート
絶縁膜の厚さｔｏｘが薄いほど大きくなる。このように
よりとして大電流が必要とされる場合には、ｔｏＸが薄
い方が有利である。
また、薄膜トランジスタのゲート電極にｏｖを印加した
時のニーをオフ電流、ある電１ｌＥＶｑを印加した時の
工υをオン電流とした時、このオン電流とオフ電流の比
率が大きいことを要求される場合がある。例えば、薄膜
トランジスタを、液晶・ＫＬなどのフラットディスプレ
イのアクティブマトリックスとして使用する場合である
。この場合、オン電流は（１）式から明らかなように、
ゲート絶縁膜の厚さｔａｘが薄いほど大きくなる。また
オフ電流は半導体層の抵抗で決定されると考えられるの
で、ｔｏｘには無関係である。このようにオン電流とオ
フ電流の比率を大きくするためには、ゲート絶縁膜の厚
さｔｏｘが薄い方が有利である。
時のニーをオフ電流、ある電１ｌＥＶｑを印加した時の
工υをオン電流とした時、このオン電流とオフ電流の比
率が大きいことを要求される場合がある。例えば、薄膜
トランジスタを、液晶・ＫＬなどのフラットディスプレ
イのアクティブマトリックスとして使用する場合である
。この場合、オン電流は（１）式から明らかなように、
ゲート絶縁膜の厚さｔａｘが薄いほど大きくなる。また
オフ電流は半導体層の抵抗で決定されると考えられるの
で、ｔｏｘには無関係である。このようにオン電流とオ
フ電流の比率を大きくするためには、ゲート絶縁膜の厚
さｔｏｘが薄い方が有利である。
また特許５９−２４２８８７に開示されであるように、
薄膜トランジスタを用いて回路を形成する場合、一方の
薄膜トランジスタのソース、ドレイン電極と他の薄膜ト
ランジスタのゲート電極との電気的接触が必要である。
薄膜トランジスタを用いて回路を形成する場合、一方の
薄膜トランジスタのソース、ドレイン電極と他の薄膜ト
ランジスタのゲート電極との電気的接触が必要である。
このためには、ゲート絶縁膜の一部分をエツチング除去
しなければならない。この場合も、ゲート絶縁膜の厚さ
ｔｏｘが薄いほうがエツチングが行いやすく、短時間で
行うことができる。
しなければならない。この場合も、ゲート絶縁膜の厚さ
ｔｏｘが薄いほうがエツチングが行いやすく、短時間で
行うことができる。
またゲート絶縁膜の形成時間を考えた場合、ゲート絶縁
膜が薄い方が時間が短かくなる。
膜が薄い方が時間が短かくなる。
発明が解決しようとする問題点
薄膜トランジスタを形成する場合、ゲート電極を形成し
た時に生じる段差のため、ゲート絶縁膜は、その段差部
分が弱点となり、絶縁破壊を起こしやすくなる。このた
めゲート絶縁膜は、ゲート絶縁膜として使用される物質
の絶縁破壊強度がら必要とされる厚さの数倍程度必要で
あった。
た時に生じる段差のため、ゲート絶縁膜は、その段差部
分が弱点となり、絶縁破壊を起こしやすくなる。このた
めゲート絶縁膜は、ゲート絶縁膜として使用される物質
の絶縁破壊強度がら必要とされる厚さの数倍程度必要で
あった。
問題点を解決するための手段
本発明は、基板上にフォトレジストを塗布する工程、前
記フォトレジストのゲート電極を形成する領域を除去す
る工程、前記ゲート電極を形成する領域を除去したフォ
トレジストをマスクとして前記基板にゲート電極を構成
する部分を除去する工程、前記基板のゲート電極を構成
する除去した領域に蒸着法などで薄膜ゲート電極を蒸着
する工程、フォトレジストをリフトオスする工程からな
るものである。
記フォトレジストのゲート電極を形成する領域を除去す
る工程、前記ゲート電極を形成する領域を除去したフォ
トレジストをマスクとして前記基板にゲート電極を構成
する部分を除去する工程、前記基板のゲート電極を構成
する除去した領域に蒸着法などで薄膜ゲート電極を蒸着
する工程、フォトレジストをリフトオスする工程からな
るものである。
作用
本発明は前記の工程により、ゲート電極を形成する領域
とゲート電極を形成しない領域の段差を小さくできるの
で、ゲート絶縁膜の厚さを薄くでき、また、ゲート絶縁
膜の耐圧を上昇できる。
とゲート電極を形成しない領域の段差を小さくできるの
で、ゲート絶縁膜の厚さを薄くでき、また、ゲート絶縁
膜の耐圧を上昇できる。
実施例
第１図に本発明の製奈方法により、基板に構成したゲー
ト電極の断面図、第２図、第３図は本発明の製造方法の
工程図、第４図は本発明の製造方法により製造した薄膜
トランジスタの断面図、を示す。
ト電極の断面図、第２図、第３図は本発明の製造方法の
工程図、第４図は本発明の製造方法により製造した薄膜
トランジスタの断面図、を示す。
本発明の製造方法の工程を説明する。
第２図に示すように、基板（１１として、例えばガラス
基板（１）の上にフォトレジスト（４）を塗布し、ゲー
ト電極を形成する領域の７オトレジス）（４−１を取り
除く。その後第３図に示すように、フォトレジスト（４
）をマスク２して、ガラス基板（１）を例えばフッ酸な
どのエツチング液を用いるが、または逆スパツタ法、イ
オンビームエツチング法を用いてエツチングする。
基板（１）の上にフォトレジスト（４）を塗布し、ゲー
ト電極を形成する領域の７オトレジス）（４−１を取り
除く。その後第３図に示すように、フォトレジスト（４
）をマスク２して、ガラス基板（１）を例えばフッ酸な
どのエツチング液を用いるが、または逆スパツタ法、イ
オンビームエツチング法を用いてエツチングする。
その後、例えば真空蒸着法などでゲート電極（２）とし
てＡ１層を約１００〜２００ ｎｍ蒸着し、リフトオフ
を行うと、第１図のようにゲート電極（２）が形成され
る。その後第４図に示すように、例えばスパッタリング
法により、ゲート絶縁膜（３）としてＡノーＴａ−０層
を約１００ ｍｍ程度形成し、その上に、例えば真空蒸
着法で、半導体層（５）として０ｄＳｅ層を約５０〜ｌ
ＯＯｎｍ形成し、その上にソース及びドレイン電極（
６）として４層を約１００〜２００ ｎｍ形成する。
てＡ１層を約１００〜２００ ｎｍ蒸着し、リフトオフ
を行うと、第１図のようにゲート電極（２）が形成され
る。その後第４図に示すように、例えばスパッタリング
法により、ゲート絶縁膜（３）としてＡノーＴａ−０層
を約１００ ｍｍ程度形成し、その上に、例えば真空蒸
着法で、半導体層（５）として０ｄＳｅ層を約５０〜ｌ
ＯＯｎｍ形成し、その上にソース及びドレイン電極（
６）として４層を約１００〜２００ ｎｍ形成する。
従来の製造方法では、ゲート絶縁膜（３）としてのＡｇ
−’ｌ’ａ −０膜は、約５００〜６００ｎｍ必要で
あったものが、前述のように約１００ ｎｍと薄くする
ことができる。
−’ｌ’ａ −０膜は、約５００〜６００ｎｍ必要で
あったものが、前述のように約１００ ｎｍと薄くする
ことができる。
またゲート絶縁膜の厚さを一定として、従来の製造方法
と本発明を比較した場合、本発明の方法が段差が少ない
ので、ゲート絶縁膜の絶縁破壊電王が高く、高耐圧の薄
膜トランジスタを製造することができるという効果も有
している。
と本発明を比較した場合、本発明の方法が段差が少ない
ので、ゲート絶縁膜の絶縁破壊電王が高く、高耐圧の薄
膜トランジスタを製造することができるという効果も有
している。
発明の効果
本発明は前記の製造工程により、ゲート絶縁膜を形成し
た領域とゲート絶縁膜を形成しない領域との段差をほと
んどなくシ、従来の製造方法に比べてゲート絶縁膜を薄
くすることができ、またゲート絶縁膜の耐圧を上昇させ
、高耐圧の薄膜トランジスタが得られる効果を生ずる。
た領域とゲート絶縁膜を形成しない領域との段差をほと
んどなくシ、従来の製造方法に比べてゲート絶縁膜を薄
くすることができ、またゲート絶縁膜の耐圧を上昇させ
、高耐圧の薄膜トランジスタが得られる効果を生ずる。
第１図は本発明の製造方法により基板に構成したゲート
電極の断面図、第２図は基板上に７オトレジストを用い
てゲート電極用のパターンを形成した図、第３図は基板
上にゲート電極用のパターンを形成したフォトレジスト
をマスクとして、ゲート電極を形成する領域の基板をエ
ツチングした図、第４図は本発明の製造方法により製造
した薄膜トランジスタの断面図、第５図は従来の製造方
法を用いてゲート電極を形成した断面図、を示す。 １：基板 ２：ゲート電極 ３：ゲート絶縁膜
４ニアオドレジスト ５：半導体層６：ソース・ドレ
イン電極 特許出願人 松下電器産業株式会社代理人弁理士
阿 部 功第１図 第２図 第３図 第４図 第５図
電極の断面図、第２図は基板上に７オトレジストを用い
てゲート電極用のパターンを形成した図、第３図は基板
上にゲート電極用のパターンを形成したフォトレジスト
をマスクとして、ゲート電極を形成する領域の基板をエ
ツチングした図、第４図は本発明の製造方法により製造
した薄膜トランジスタの断面図、第５図は従来の製造方
法を用いてゲート電極を形成した断面図、を示す。 １：基板 ２：ゲート電極 ３：ゲート絶縁膜
４ニアオドレジスト ５：半導体層６：ソース・ドレ
イン電極 特許出願人 松下電器産業株式会社代理人弁理士
阿 部 功第１図 第２図 第３図 第４図 第５図
Claims (1)
- 基板上にフォトレジストを塗布する工程、前記フォトレ
ジストのゲート電極を形成する領域を除去する工程、前
記ゲート電極を形成する領域を除去したフォトレジスト
をマスクとして前記基板にゲート電極を構成する部分を
除去する工程、前記基板のゲート電極を構成する除去し
た領域に蒸着法などで薄膜ゲート電極を蒸着する工程、
フォトレジストをリフトオスする工程からなることを特
徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9637685A JPS61255068A (ja) | 1985-05-07 | 1985-05-07 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9637685A JPS61255068A (ja) | 1985-05-07 | 1985-05-07 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61255068A true JPS61255068A (ja) | 1986-11-12 |
Family
ID=14163241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9637685A Pending JPS61255068A (ja) | 1985-05-07 | 1985-05-07 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61255068A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01170048A (ja) * | 1987-12-25 | 1989-07-05 | Casio Comput Co Ltd | 薄膜トランジスタの製造方法 |
-
1985
- 1985-05-07 JP JP9637685A patent/JPS61255068A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01170048A (ja) * | 1987-12-25 | 1989-07-05 | Casio Comput Co Ltd | 薄膜トランジスタの製造方法 |
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