JPS6212168A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPS6212168A JPS6212168A JP15074985A JP15074985A JPS6212168A JP S6212168 A JPS6212168 A JP S6212168A JP 15074985 A JP15074985 A JP 15074985A JP 15074985 A JP15074985 A JP 15074985A JP S6212168 A JPS6212168 A JP S6212168A
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- insulating film
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- gate electrode
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- film transistor
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、表示装置、例えばエレクトロルミネセンスデ
ィスプレイパネルの駆動用回路に用いられる大面積にわ
たシ均一な特性を有する薄膜トランジスタに関するもの
である。
ィスプレイパネルの駆動用回路に用いられる大面積にわ
たシ均一な特性を有する薄膜トランジスタに関するもの
である。
従来の技術
従来の薄膜トランジスタは第６図に示すように基板１の
上にゲート電極２を抵抗加熱蒸着法等で形成し、その上
に、ゲート絶縁膜３をスパッタリング法等で形成し、そ
の上に、半導体層４を、抵抗加熱蒸着法等で形成し、さ
らにその上に、ソース、ドレイン電極６を抵抗加熱蒸着
法等で形成して作成されている。
上にゲート電極２を抵抗加熱蒸着法等で形成し、その上
に、ゲート絶縁膜３をスパッタリング法等で形成し、そ
の上に、半導体層４を、抵抗加熱蒸着法等で形成し、さ
らにその上に、ソース、ドレイン電極６を抵抗加熱蒸着
法等で形成して作成されている。
発明が解決しようとする問題点
しかしながら上記のようにして形成した薄膜トランジス
タではゲート電極２とソース、ドレイン電極５には、ゲ
ート絶縁膜３を介しての重な多部分が存在する。薄膜ト
ランジスタを用いて回路を形成した時、ゲート電極とソ
ース、ドレイン電極の重な多部分の容量は寄生容量とな
シ、回路の動作速度を遅くする原因となる。
タではゲート電極２とソース、ドレイン電極５には、ゲ
ート絶縁膜３を介しての重な多部分が存在する。薄膜ト
ランジスタを用いて回路を形成した時、ゲート電極とソ
ース、ドレイン電極の重な多部分の容量は寄生容量とな
シ、回路の動作速度を遅くする原因となる。
一般にＭＯＳ ）ランジスタのドレイン電流工。
は以下に示す（１）式で表示される。
（１）式から明らかなように、ドレイン電流ＩＤを大き
くし、ＯＮ１０ Ｆ Ｆ比の大きな薄膜トランジスタを
作製しようとすると、ゲート絶縁膜の誘電率εが大きく
、かつ、厚さｔ。Ｘが薄いほうが良い。
くし、ＯＮ１０ Ｆ Ｆ比の大きな薄膜トランジスタを
作製しようとすると、ゲート絶縁膜の誘電率εが大きく
、かつ、厚さｔ。Ｘが薄いほうが良い。
しかし、ゲート絶縁膜として、誘電率εが大きく且つ、
厚さｔｏｘの薄い絶縁膜を用いると、ゲート電極とソー
ス、ドレイン電極の重な多部分の容量、すなわち、寄生
容量も大きくなる。
厚さｔｏｘの薄い絶縁膜を用いると、ゲート電極とソー
ス、ドレイン電極の重な多部分の容量、すなわち、寄生
容量も大きくなる。
問題点を解決するだめの手段
上記問題点を解決するために本発明の薄膜トランジスタ
はゲート電極、前記ゲート電極と、半導体層の重なる領
域を含む所定領域に形成された第１の絶縁膜、前記ゲー
ト電極の少なくとも一部と、前記第１の絶縁膜を介して
相対する半導体層、前記ゲート電極と、ソースドレイン
電極の重なる領域を含むチー領域に形成された第２の絶
縁膜、前記半導体層に接し、前記第１の絶縁膜、並びに
、前記第２の絶縁膜を介して、前記ゲート電極の少なく
とも一部と相対するソース、ドレイン電極を具備する。
はゲート電極、前記ゲート電極と、半導体層の重なる領
域を含む所定領域に形成された第１の絶縁膜、前記ゲー
ト電極の少なくとも一部と、前記第１の絶縁膜を介して
相対する半導体層、前記ゲート電極と、ソースドレイン
電極の重なる領域を含むチー領域に形成された第２の絶
縁膜、前記半導体層に接し、前記第１の絶縁膜、並びに
、前記第２の絶縁膜を介して、前記ゲート電極の少なく
とも一部と相対するソース、ドレイン電極を具備する。
作用
本発明によれば、薄膜トランジスタのドレイン電流の大
きさを決定するチャンネル部分の領域のゲート絶縁膜は
第１の絶縁膜となシ、ゲート電極とソース、ドレイン電
極の重なり部分の絶縁膜は第１の絶縁膜と第２の絶縁膜
の２層となる。
きさを決定するチャンネル部分の領域のゲート絶縁膜は
第１の絶縁膜となシ、ゲート電極とソース、ドレイン電
極の重なり部分の絶縁膜は第１の絶縁膜と第２の絶縁膜
の２層となる。
このため、ドレイン電流の大きさを決定する第１の絶縁
膜の選択とは無関係にゲート電極とソース、ドレイン電
極間の寄生容量は絶縁膜単層の場合に比べて減少する。
膜の選択とは無関係にゲート電極とソース、ドレイン電
極間の寄生容量は絶縁膜単層の場合に比べて減少する。
実施例
以下、本発明の一実施例を図面を参照して説明する。第
２図に示すように、ゲート電極２としてＡ１層を約１１
００ｎ抵抗加熱蒸着法等で形成し、その上に、第１の絶
縁膜６としてムｌ −Ｔａ −０層（Ａｌ：Ｔａ＝１ｏ
：ｓｏ）を約２００ｎｍスパッタリング法等で形成し、
その上に、リフトオフ法を用いて、ソース、ドレイン電
極を形成するためのホトレジストパターン８を形成する
。その後、第３図に示すように第２の絶縁膜７としてＡ
７！２０３層をスパッタリング法で約１１００ｎ形成し
、その後、Ａｆｉ層を約１１００ｎ抵抗加熱蒸着法等で
形成する。この後、第４図に示すようにリフトオフ法で
所定形状の第２絶縁膜として人Ｅ２０３層７、およびＡ
１層からなるソース、ドレイン電極５を形成する。その
後、第１図に示すように半導体層４として、Ｃｄ Ｓｓ
層を約ｓｏｎｍ抵抗加熱蒸着法等で形成する。
２図に示すように、ゲート電極２としてＡ１層を約１１
００ｎ抵抗加熱蒸着法等で形成し、その上に、第１の絶
縁膜６としてムｌ −Ｔａ −０層（Ａｌ：Ｔａ＝１ｏ
：ｓｏ）を約２００ｎｍスパッタリング法等で形成し、
その上に、リフトオフ法を用いて、ソース、ドレイン電
極を形成するためのホトレジストパターン８を形成する
。その後、第３図に示すように第２の絶縁膜７としてＡ
７！２０３層をスパッタリング法で約１１００ｎ形成し
、その後、Ａｆｉ層を約１１００ｎ抵抗加熱蒸着法等で
形成する。この後、第４図に示すようにリフトオフ法で
所定形状の第２絶縁膜として人Ｅ２０３層７、およびＡ
１層からなるソース、ドレイン電極５を形成する。その
後、第１図に示すように半導体層４として、Ｃｄ Ｓｓ
層を約ｓｏｎｍ抵抗加熱蒸着法等で形成する。
上記実施例のように、ゲート電極とソース、ドレイン電
極の重な多部分の絶縁膜をＡ７１− Ｔａ −０層（Ａ
ｌ ： Ｔａ＝＝１０：９０）とｋ１２０．層の２層と
することで、従来のムｌ −Ｔａ −０層（ＡＪ：Ｔａ
＝１０ ： ９０）一層の場合と比較してゲート電極と
ソース、ドレイン電極間の寄生容量は、単位面積当シで
６６．４Ｘ １０−９（Ｆ／ｃ１ｊ）から、３２．１ｘ
１ｏ−’ （Ｆ ／（−Ｉりへと約捧に減少する。
極の重な多部分の絶縁膜をＡ７１− Ｔａ −０層（Ａ
ｌ ： Ｔａ＝＝１０：９０）とｋ１２０．層の２層と
することで、従来のムｌ −Ｔａ −０層（ＡＪ：Ｔａ
＝１０ ： ９０）一層の場合と比較してゲート電極と
ソース、ドレイン電極間の寄生容量は、単位面積当シで
６６．４Ｘ １０−９（Ｆ／ｃ１ｊ）から、３２．１ｘ
１ｏ−’ （Ｆ ／（−Ｉりへと約捧に減少する。
また、上記実施例のように、第１の絶縁膜Ａ／Ｊ−Ｔａ
−０層（ム７：Ｔａ＝１０：９０）に比べて高耐圧の
人！２０３層を第２の絶縁膜として用いた場合には、ゲ
ート電極とソース、ドレイン電極間の重なり部分の耐圧
は、６０Ｖから１２４ｖへと上昇するという、高耐圧化
という効果も有している。
−０層（ム７：Ｔａ＝１０：９０）に比べて高耐圧の
人！２０３層を第２の絶縁膜として用いた場合には、ゲ
ート電極とソース、ドレイン電極間の重なり部分の耐圧
は、６０Ｖから１２４ｖへと上昇するという、高耐圧化
という効果も有している。
本実施例では第１の絶縁膜としてｋｌ −Ｔａ −０を
第２の絶縁膜として人Ｅ２０３を用いだが、これに限ら
れるものではなく、第１の絶縁膜に比べて誘電率の低い
絶縁膜を第２の絶縁膜として用いることによシ寄生容量
の減少の効果は大きくなる。
第２の絶縁膜として人Ｅ２０３を用いだが、これに限ら
れるものではなく、第１の絶縁膜に比べて誘電率の低い
絶縁膜を第２の絶縁膜として用いることによシ寄生容量
の減少の効果は大きくなる。
発明の効果
薄膜トランジスタの電気特性に影響を与えるチャンネル
部のゲート絶縁膜を用途に適した条件（誘電率ε、厚さ
ｔ。Ｘ等）としながら、それに影響を与えることなく、
ゲート電極とソース、ドレイン電極の重なり部分の容量
を小さくし、且つ、重な９部分を高耐圧にできる。
部のゲート絶縁膜を用途に適した条件（誘電率ε、厚さ
ｔ。Ｘ等）としながら、それに影響を与えることなく、
ゲート電極とソース、ドレイン電極の重なり部分の容量
を小さくし、且つ、重な９部分を高耐圧にできる。
このようにゲート電極、ソース、ドレイン電極間の容量
が小さいので高速で動作し、かつ高耐圧の薄膜トランジ
スタが提供できる。
が小さいので高速で動作し、かつ高耐圧の薄膜トランジ
スタが提供できる。
第１図は本発明の一実施例の薄膜トランジスタの断面図
、第２図〜第４図は同実施例の薄膜トランジスタの製造
工程を示す断面図、第６図は従来の薄膜トランジスタの
断面図である。 １・・・・・・ガラス基板、２・・・・・・ゲート電極
、３・・・・・・ゲート絶縁膜、４・・・・・・半導体
層、５・・・・・・ソース。 ドレイン電極、６・・・・・・第１の絶縁膜、７・・・
・・・第２の絶縁膜、８・・・・・・ホトレジストハタ
ーン。
、第２図〜第４図は同実施例の薄膜トランジスタの製造
工程を示す断面図、第６図は従来の薄膜トランジスタの
断面図である。 １・・・・・・ガラス基板、２・・・・・・ゲート電極
、３・・・・・・ゲート絶縁膜、４・・・・・・半導体
層、５・・・・・・ソース。 ドレイン電極、６・・・・・・第１の絶縁膜、７・・・
・・・第２の絶縁膜、８・・・・・・ホトレジストハタ
ーン。
Claims (4)
- （１）ゲート電極、前記ゲート電極と半導体層の重なる
領域を含む所定領域に形成された第１の絶縁膜、前記ゲ
ート電極の少なくとも一部と、前記第１の絶縁膜を介し
て相対する半導体層、前記ゲート電極と、ソースドレイ
ン電極の重なる領域を含む所定領域に形成された第２の
絶縁膜、前記半導体層に接し、前記第１の絶縁膜、並び
に、前記第２の絶縁膜を介して、前記ゲート電極の少な
くとも一部と相対するソース、ドレイン電極を具備する
ことを特徴とする薄膜トランジスタ。 - （２）第２の絶縁膜の誘電率が第１の絶縁膜の誘電率よ
りも小さいことを特徴とする特許請求の範囲第１項記載
の薄膜トランジスタ。 - （３）第２の絶縁膜の絶縁破壊電界が第１の絶縁膜の絶
縁破壊電界よりも大きいことを特徴とする特許請求の範
囲第１項記載の薄膜トランジスタ。 - （４）半導体層としてＣｄＳｅ層を用いることを特徴と
する特許請求の範囲第１項記載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15074985A JPS6212168A (ja) | 1985-07-09 | 1985-07-09 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15074985A JPS6212168A (ja) | 1985-07-09 | 1985-07-09 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6212168A true JPS6212168A (ja) | 1987-01-21 |
Family
ID=15503577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15074985A Pending JPS6212168A (ja) | 1985-07-09 | 1985-07-09 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6212168A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006259718A (ja) * | 2005-03-16 | 2006-09-28 | Toshiba Corp | 画像形成装置の定着装置 |
| JP2016157955A (ja) * | 2008-11-07 | 2016-09-01 | 株式会社半導体エネルギー研究所 | 表示装置及び表示モジュール |
-
1985
- 1985-07-09 JP JP15074985A patent/JPS6212168A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006259718A (ja) * | 2005-03-16 | 2006-09-28 | Toshiba Corp | 画像形成装置の定着装置 |
| JP2016157955A (ja) * | 2008-11-07 | 2016-09-01 | 株式会社半導体エネルギー研究所 | 表示装置及び表示モジュール |
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