JPH04367828A - アクティブマトリクス基板の製造方法 - Google Patents
アクティブマトリクス基板の製造方法Info
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- JPH04367828A JPH04367828A JP3144915A JP14491591A JPH04367828A JP H04367828 A JPH04367828 A JP H04367828A JP 3144915 A JP3144915 A JP 3144915A JP 14491591 A JP14491591 A JP 14491591A JP H04367828 A JPH04367828 A JP H04367828A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、液晶ディスプレイ等の
アクティブマトリクス表示装置に使用されるアクティブ
マトリクス基板の製造方法に関し、より詳しくは、スイ
ッチング素子として薄膜トランジスタ（以下ＴＦＴと称
する）を備え、かつ表示特性の向上を図るために付加容
量を備えたアクティブマトリクス基板の製造方法に関す
る。
アクティブマトリクス表示装置に使用されるアクティブ
マトリクス基板の製造方法に関し、より詳しくは、スイ
ッチング素子として薄膜トランジスタ（以下ＴＦＴと称
する）を備え、かつ表示特性の向上を図るために付加容
量を備えたアクティブマトリクス基板の製造方法に関す
る。
【０００２】
【従来の技術】図３は付加容量を備えた一般的なアクテ
ィブマトリクス表示装置の等価回路図を示す。この表示
装置は、横方向に平行な複数のゲートバス配線２４、２
４…に交差して、複数本のソースバス配線２５、２５…
を縦方向に配設してなる。ゲートバス配線２４及びソー
スバス配線２５で囲まれた矩形状をなす１つの絵素領域
には、絵素容量（ＣＬＣ）２３及び付加容量（ＣＳ）２
２が並列に設けられている。加えて、ゲートバス配線２
４及びソースバス配線２５にはそれぞれＴＦＴ２１のゲ
ート電極及びソース電極が接続されている。また、ＴＦ
Ｔ２１のドレイン電極には絵素容量２３及び付加容量２
２が接続されている。
ィブマトリクス表示装置の等価回路図を示す。この表示
装置は、横方向に平行な複数のゲートバス配線２４、２
４…に交差して、複数本のソースバス配線２５、２５…
を縦方向に配設してなる。ゲートバス配線２４及びソー
スバス配線２５で囲まれた矩形状をなす１つの絵素領域
には、絵素容量（ＣＬＣ）２３及び付加容量（ＣＳ）２
２が並列に設けられている。加えて、ゲートバス配線２
４及びソースバス配線２５にはそれぞれＴＦＴ２１のゲ
ート電極及びソース電極が接続されている。また、ＴＦ
Ｔ２１のドレイン電極には絵素容量２３及び付加容量２
２が接続されている。
【０００３】このような表示装置に用いられるアクティ
ブマトリクス基板は従来図４に示す製造工程で作製され
ていた。図４（ａ）に示すように、まず、透明ガラス等
からなる絶縁性基板１の上に、減圧ＣＶＤ法によって後
に半導体層２となるシリコン層を１００ｎｍの厚さに堆
積する。次いで、このシリコン層をホトリソグラフィ法
及びドライエッチング法によってパターンニングし、こ
れにより半導体層２を形成する。
ブマトリクス基板は従来図４に示す製造工程で作製され
ていた。図４（ａ）に示すように、まず、透明ガラス等
からなる絶縁性基板１の上に、減圧ＣＶＤ法によって後
に半導体層２となるシリコン層を１００ｎｍの厚さに堆
積する。次いで、このシリコン層をホトリソグラフィ法
及びドライエッチング法によってパターンニングし、こ
れにより半導体層２を形成する。
【０００４】次に、図４（ｂ）に示すように、例えばＣ
ＶＤ法によって絶縁性基板１上の全面に半導体層２を覆
うようにしてシリコン酸化物からなる絶縁膜３を１００
ｎｍの厚さに堆積する。その後、絶縁膜３上の全面にレ
ジスト膜４を形成し、次いで該レジスト膜４の半導体層
２の一部である第１容量電極２ｂ上の部分を除去する。 そして、このレジスト膜４をマスクとして用い、イオン
注入法によって第１容量電極２ｂとなる部分に、例えば
リンＰを不純物として、１００ＫｅＶ、５×１０１５ｃ
ｍ−２の条件下でドーピングする。尚、リンＰのドーピ
ング工程は絶縁膜３を形成する前に行ってもよい。
ＶＤ法によって絶縁性基板１上の全面に半導体層２を覆
うようにしてシリコン酸化物からなる絶縁膜３を１００
ｎｍの厚さに堆積する。その後、絶縁膜３上の全面にレ
ジスト膜４を形成し、次いで該レジスト膜４の半導体層
２の一部である第１容量電極２ｂ上の部分を除去する。 そして、このレジスト膜４をマスクとして用い、イオン
注入法によって第１容量電極２ｂとなる部分に、例えば
リンＰを不純物として、１００ＫｅＶ、５×１０１５ｃ
ｍ−２の条件下でドーピングする。尚、リンＰのドーピ
ング工程は絶縁膜３を形成する前に行ってもよい。
【０００５】次に、図４（ｃ）に示すように、レジスト
膜４を除去し、半導体層２上に絶縁膜３を挟んでゲート
電極６及び第２容量電極６ａをパターン形成する。ゲー
ト電極６は前述のゲートバス配線２４に接続されている
。また、第１容量電極２ｂ、絶縁膜３及び第２容量電極
６ｂにより、前述の付加容量２２が形成される。従って
、このアクティブマトリクス基板では、絶縁膜３が付加
容量の付加容量絶縁膜として用いられている。
膜４を除去し、半導体層２上に絶縁膜３を挟んでゲート
電極６及び第２容量電極６ａをパターン形成する。ゲー
ト電極６は前述のゲートバス配線２４に接続されている
。また、第１容量電極２ｂ、絶縁膜３及び第２容量電極
６ｂにより、前述の付加容量２２が形成される。従って
、このアクティブマトリクス基板では、絶縁膜３が付加
容量の付加容量絶縁膜として用いられている。
【０００６】次に、ゲート電極６及び第２容量電極６ａ
をマスクとして用い、イオン注入法によって、例えばリ
ンを不純物として、１００ＫｅＶ、５×１０１５ｃｍ−
２の条件下でドーピングする。この不純物のイオン注入
により、半導体層２のゲート電極６及び第２容量電極６
ａの下方以外の部分にソース領域５ａ及びドレイン領域
５ｂが形成され、半導体層２のゲート電極６の下方の部
分にチャネル領域２ａが形成される。絶縁膜３はゲート
絶縁膜として機能する。以上の工程によりＴＦＴ２１が
作製される。
をマスクとして用い、イオン注入法によって、例えばリ
ンを不純物として、１００ＫｅＶ、５×１０１５ｃｍ−
２の条件下でドーピングする。この不純物のイオン注入
により、半導体層２のゲート電極６及び第２容量電極６
ａの下方以外の部分にソース領域５ａ及びドレイン領域
５ｂが形成され、半導体層２のゲート電極６の下方の部
分にチャネル領域２ａが形成される。絶縁膜３はゲート
絶縁膜として機能する。以上の工程によりＴＦＴ２１が
作製される。
【０００７】次に、図４（ｄ）に示すように、絶縁性基
板１上の全面にＣＶＤ法によってシリコン酸化物からな
る層間絶縁膜７を形成する。そして、ドーピングした不
純物を活性化させるために、該絶縁性基板１を、例えば
窒素中で９５０℃で３０分間熱処理する。その後、層間
絶縁膜７のソース領域５ａ上及びドレイン領域５ｂ上の
部分にコンタクトホール９ａ、９ｂが形成され、該ソー
ス領域５ａ上のコンタクトホール９ａ上にソースバス配
線２５が形成される。一方、ドレイン領域５ｂ上のコン
タクトホール９ｂ上及び層間絶縁膜７上には、絵素電極
８が形成され、これによりアクティブマトリクス基板が
作製される。
板１上の全面にＣＶＤ法によってシリコン酸化物からな
る層間絶縁膜７を形成する。そして、ドーピングした不
純物を活性化させるために、該絶縁性基板１を、例えば
窒素中で９５０℃で３０分間熱処理する。その後、層間
絶縁膜７のソース領域５ａ上及びドレイン領域５ｂ上の
部分にコンタクトホール９ａ、９ｂが形成され、該ソー
ス領域５ａ上のコンタクトホール９ａ上にソースバス配
線２５が形成される。一方、ドレイン領域５ｂ上のコン
タクトホール９ｂ上及び層間絶縁膜７上には、絵素電極
８が形成され、これによりアクティブマトリクス基板が
作製される。
【０００８】その後、該アクティブマトリクス基板は対
向電極が形成された対向基板と貼り合わされ、両者間に
液晶等の表示媒体が封入され、これでアクティブマトリ
クス表示装置の一例としての液晶ディスプレイが作製さ
れる。
向電極が形成された対向基板と貼り合わされ、両者間に
液晶等の表示媒体が封入され、これでアクティブマトリ
クス表示装置の一例としての液晶ディスプレイが作製さ
れる。
【０００９】
【発明が解決しようとする課題】ところで、上記構成の
アクティブマトリクス基板において、付加容量２２には
スイッチング素子であるＴＦＴ２１を通して電荷の充放
電が繰り返して行われる。付加容量２２は充電された電
荷によって絵素容量２３に印加される電圧を所定期間保
持する。従って、該電圧を確実に保持するには、付加容
量２２を大きく、すなわちその面積を大きくする必要が
ある。
アクティブマトリクス基板において、付加容量２２には
スイッチング素子であるＴＦＴ２１を通して電荷の充放
電が繰り返して行われる。付加容量２２は充電された電
荷によって絵素容量２３に印加される電圧を所定期間保
持する。従って、該電圧を確実に保持するには、付加容
量２２を大きく、すなわちその面積を大きくする必要が
ある。
【００１０】しかるに、付加容量２２の面積を単純に大
きくしようとすれば、絵素の単位面積に対する有効表示
面積の割合である開口率が低下するため、表示特性が損
なわれることになる。
きくしようとすれば、絵素の単位面積に対する有効表示
面積の割合である開口率が低下するため、表示特性が損
なわれることになる。
【００１１】そこで、表示特性を損なうことなく付加容
量２２を大きくするために従来以下に示す方法がとられ
ていた。
量２２を大きくするために従来以下に示す方法がとられ
ていた。
【００１２】■付加容量２２の絶縁膜３を薄くする。
【００１３】■高誘電率の絶縁材料（例えば、ＳｉＮや
Ｔａ２Ｏ５）で絶縁膜３を形成する。
Ｔａ２Ｏ５）で絶縁膜３を形成する。
【００１４】しかしながら、上記■、■の方法によれば
、絶縁膜３の品質（絶縁性）が劣化し、リーク電流を発
生し易く、該リーク電流に起因して付加容量２２に充電
された電荷が減少するおそれがある。このため、アクテ
ィブマトリクス基板を表示装置に組み込んだ場合に、高
品位の表示特性が得られないという欠点があった。
、絶縁膜３の品質（絶縁性）が劣化し、リーク電流を発
生し易く、該リーク電流に起因して付加容量２２に充電
された電荷が減少するおそれがある。このため、アクテ
ィブマトリクス基板を表示装置に組み込んだ場合に、高
品位の表示特性が得られないという欠点があった。
【００１５】すなわち、上記従来方法によれば、開口率
の低下を抑止して、表示特性の向上を図る上で限界があ
った。
の低下を抑止して、表示特性の向上を図る上で限界があ
った。
【００１６】本発明は、このような従来技術の問題点を
解決するものであり、付加容量の面積を大きくすること
なく、所望の付加容量値を確保でき、表示装置に組み込
んだ場合に表示特性を向上できるアクティブマトリクス
基板の製造方法を提供することを目的とする。
解決するものであり、付加容量の面積を大きくすること
なく、所望の付加容量値を確保でき、表示装置に組み込
んだ場合に表示特性を向上できるアクティブマトリクス
基板の製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】本発明のアクティブマト
リクス基板の製造方法は、スイッチング素子として薄膜
トランジスタを備え、且つ付加容量を備えたアクティブ
マトリクス基板の製造方法において、絶縁性基板に１以
上の穴を形成する工程と、該穴が形成された領域に該付
加容量を形成し、且つその他の領域に該薄膜トランジス
タを形成する工程とを包含してなり、そのことにより上
記目的が達成される。
リクス基板の製造方法は、スイッチング素子として薄膜
トランジスタを備え、且つ付加容量を備えたアクティブ
マトリクス基板の製造方法において、絶縁性基板に１以
上の穴を形成する工程と、該穴が形成された領域に該付
加容量を形成し、且つその他の領域に該薄膜トランジス
タを形成する工程とを包含してなり、そのことにより上
記目的が達成される。
【００１８】
【作用】絶縁性基板に形成された穴に付加容量を形成す
るものとすると、該穴の底面のみならず、内周面も付加
容量として活用できる。従って、絶縁性基板の表面積に
対する付加容量の占有率を拡大することなく、付加容量
の容量値を大幅に向上できる。換言すれば、開口率を低
下することなく、付加容量の増大が図れる。
るものとすると、該穴の底面のみならず、内周面も付加
容量として活用できる。従って、絶縁性基板の表面積に
対する付加容量の占有率を拡大することなく、付加容量
の容量値を大幅に向上できる。換言すれば、開口率を低
下することなく、付加容量の増大が図れる。
【００１９】
【実施例】以下に本発明の実施例を説明する。
【００２０】図１は本発明方法により製造されるアクテ
ィブマトリクス基板の断面構造を示しており、該アクテ
ィブマトリクス基板は図２に示す工程で作製される。以
下にその詳細を説明する。
ィブマトリクス基板の断面構造を示しており、該アクテ
ィブマトリクス基板は図２に示す工程で作製される。以
下にその詳細を説明する。
【００２１】図２（ａ）に示すように、まず、石英やサ
ファイヤ等からなる絶縁性基板１上に、フォトリソグラ
フィ法およびドライエッチング法によって丸穴状の穴２
６を複数（図示例では３個）凹設する。該穴２６の穴径
は１．２μｍ、深さは３μｍが好ましい。
ファイヤ等からなる絶縁性基板１上に、フォトリソグラ
フィ法およびドライエッチング法によって丸穴状の穴２
６を複数（図示例では３個）凹設する。該穴２６の穴径
は１．２μｍ、深さは３μｍが好ましい。
【００２２】次いで、図２（ｂ）に示すように、絶縁性
基板１上に減圧ＣＶＤ法によって後に半導体層２となる
シリコン層を１００ｎｍの厚さに堆積する。次いで、こ
のシリコン層をホトリソグラフィ法及びドライエッチン
グ法によってパターンニングし、これにより半導体層２
を形成する。図２（ｂ）に示されるように、該半導体層
２は絶縁性基板１の表面のみならず、穴２６、２６…の
底面および内周面にも堆積される。なお、シリコン層を
堆積する前に、穴２６の底面および内周面に酸化膜又は
絶縁膜を形成することにしてもよい。
基板１上に減圧ＣＶＤ法によって後に半導体層２となる
シリコン層を１００ｎｍの厚さに堆積する。次いで、こ
のシリコン層をホトリソグラフィ法及びドライエッチン
グ法によってパターンニングし、これにより半導体層２
を形成する。図２（ｂ）に示されるように、該半導体層
２は絶縁性基板１の表面のみならず、穴２６、２６…の
底面および内周面にも堆積される。なお、シリコン層を
堆積する前に、穴２６の底面および内周面に酸化膜又は
絶縁膜を形成することにしてもよい。
【００２３】次に、例えばＣＶＤ法によって絶縁性基板
１上の全面に半導体層２を覆うようにしてシリコン酸化
物からなる絶縁膜３を１００ｎｍの厚さに堆積する。そ
の後、絶縁膜３上の全面にレジスト膜４を形成し、次い
で、穴２６、２６…を形成した領域部分のレジスト膜４
を除去する。そして、このレジスト膜４をマスクとして
用い、イオン注入法によってレジスト膜４を除去した部
分に、例えばリンＰを不純物として、１００ＫｅＶ、５
×１０１５ｃｍ−２の条件下でドーピングする。これに
より、半導体層２のイオン注入部に第１容量電極２ｂが
形成される。
１上の全面に半導体層２を覆うようにしてシリコン酸化
物からなる絶縁膜３を１００ｎｍの厚さに堆積する。そ
の後、絶縁膜３上の全面にレジスト膜４を形成し、次い
で、穴２６、２６…を形成した領域部分のレジスト膜４
を除去する。そして、このレジスト膜４をマスクとして
用い、イオン注入法によってレジスト膜４を除去した部
分に、例えばリンＰを不純物として、１００ＫｅＶ、５
×１０１５ｃｍ−２の条件下でドーピングする。これに
より、半導体層２のイオン注入部に第１容量電極２ｂが
形成される。
【００２４】該第１容量電極２ｂは穴２６に沿って形成
されるため、全体として蛇行状をなす。第１容量電極２
ｂは次に述べる付加容量絶縁膜３と、第２容量電極６ａ
とで付加容量２２（図１参照）を構成する。なお、第１
容量電極２ｂは上記のように穴２６の内周面にも形成さ
れるため、イオン注入は回転イオン注入方式で行われる
。なお、リンＰのドーピング工程は絶縁膜３を形成する
前に行ってもよい。
されるため、全体として蛇行状をなす。第１容量電極２
ｂは次に述べる付加容量絶縁膜３と、第２容量電極６ａ
とで付加容量２２（図１参照）を構成する。なお、第１
容量電極２ｂは上記のように穴２６の内周面にも形成さ
れるため、イオン注入は回転イオン注入方式で行われる
。なお、リンＰのドーピング工程は絶縁膜３を形成する
前に行ってもよい。
【００２５】次に、図２（ｃ）に示すように、レジスト
膜４を除去し、半導体層２上に絶縁膜３を挟んでゲート
電極６及び第２容量電極６ａをパターン形成する。ゲー
ト電極６は図示しないゲートバス配線に接続される。ゲ
ート電極６および第２容量電極６ａの膜厚は、例えば０
．５μｍとする。
膜４を除去し、半導体層２上に絶縁膜３を挟んでゲート
電極６及び第２容量電極６ａをパターン形成する。ゲー
ト電極６は図示しないゲートバス配線に接続される。ゲ
ート電極６および第２容量電極６ａの膜厚は、例えば０
．５μｍとする。
【００２６】次いで、ゲート電極６および第２容量電極
６ａをマスクとして用い、イオン注入法によって、例え
ばリンを不純物として、１００ＫｅＶ、５×１０１５ｃ
ｍ−２の条件下でドーピングする。この不純物のイオン
注入により、半導体層２のゲート電極６の下方以外の部
分にソース領域５ａ及びドレイン領域５ｂが形成され、
半導体層２のゲート電極６の下方の部分にチャネル領域
２ａが形成される。絶縁膜３はゲート絶縁膜として機能
する。 以上の工程によりＴＦＴ２１が作製される。該ＴＦＴ２
１は図示のごとく絶縁性基板１上の穴２６形成部を除く
部分に形成される。
６ａをマスクとして用い、イオン注入法によって、例え
ばリンを不純物として、１００ＫｅＶ、５×１０１５ｃ
ｍ−２の条件下でドーピングする。この不純物のイオン
注入により、半導体層２のゲート電極６の下方以外の部
分にソース領域５ａ及びドレイン領域５ｂが形成され、
半導体層２のゲート電極６の下方の部分にチャネル領域
２ａが形成される。絶縁膜３はゲート絶縁膜として機能
する。 以上の工程によりＴＦＴ２１が作製される。該ＴＦＴ２
１は図示のごとく絶縁性基板１上の穴２６形成部を除く
部分に形成される。
【００２７】次に、図１に示すように、絶縁性基板１上
の全面にＣＶＤ法によってシリコン酸化物からなる層間
絶縁膜７を形成する。そして、ドーピングした不純物を
活性化させるために、該絶縁性基板１を、例えば窒素中
で９５０℃で３０分間熱処理する。その後、層間絶縁膜
７のソース領域５ａ上及びドレイン領域５ｂ上の部分に
コンタクトホール９ａ、９ｂが形成される。ソース領域
５ａ上のコンタクトホール９ａ開口部にはソースバス配
線２５が形成される。一方、ドレイン領域５ｂ上のコン
タクトホール９ｂ開口部及び層間絶縁膜７上の付加容量
２２形成部に相当する部分には、絵素電極８が形成され
、これによりアクティブマトリクス基板が作製される。
の全面にＣＶＤ法によってシリコン酸化物からなる層間
絶縁膜７を形成する。そして、ドーピングした不純物を
活性化させるために、該絶縁性基板１を、例えば窒素中
で９５０℃で３０分間熱処理する。その後、層間絶縁膜
７のソース領域５ａ上及びドレイン領域５ｂ上の部分に
コンタクトホール９ａ、９ｂが形成される。ソース領域
５ａ上のコンタクトホール９ａ開口部にはソースバス配
線２５が形成される。一方、ドレイン領域５ｂ上のコン
タクトホール９ｂ開口部及び層間絶縁膜７上の付加容量
２２形成部に相当する部分には、絵素電極８が形成され
、これによりアクティブマトリクス基板が作製される。
【００２８】その後、該アクティブマトリクス基板には
対向面側に対向電極が形成された対向基板が貼り合わさ
れ、両基板間に表示媒体としての液晶が封入され、これ
でアクティブクトリクス表示装置が作製される。
対向面側に対向電極が形成された対向基板が貼り合わさ
れ、両基板間に表示媒体としての液晶が封入され、これ
でアクティブクトリクス表示装置が作製される。
【００２９】
【発明の効果】以上の本発明アクティブマトリクス基板
の製造方法によれば、開口率を損なうことなく、付加容
量の増大が図れるアクティブマトリクス基板を得ること
ができる。従って、開口率の高い、高品位の表示特性を
有するアクティブマトリクス表示装置を実現できる。
の製造方法によれば、開口率を損なうことなく、付加容
量の増大が図れるアクティブマトリクス基板を得ること
ができる。従って、開口率の高い、高品位の表示特性を
有するアクティブマトリクス表示装置を実現できる。
【図１】本発明方法により製造されるアクティブマトリ
クス基板を示す断面図である。
クス基板を示す断面図である。
【図２】本発明方法の製造工程を示す断面図である。
【図３】従来のアクティブマトリクス表示装置の等価回
路を示す図面である。
路を示す図面である。
【図４】従来のアクティブマトリクス基板の製造工程を
示す断面図である。
示す断面図である。
１ 絶縁性基板
２ 半導体層
２ａ チャネル層
２ｂ 第１容量電極
３ ゲート絶縁膜
４ レジスト膜
５ａ ソース領域
５ｂ ドレイン領域
６ ゲート電極
６ａ 第２容量電極
７ 層間絶縁膜
８ 絵素電極
９ａ、９ｂ コンタクトホール
２１ ＴＦＴ
２２ 付加容量
２６ 穴
Claims (1)
- 【請求項１】スイッチング素子として薄膜トランジスタ
を備え、且つ付加容量を備えたアクティブマトリクス基
板の製造方法において、絶縁性基板に１以上の穴を形成
する工程と、該穴が形成された領域に該付加容量を形成
し、且つその他の領域に該薄膜トランジスタを形成する
工程とを包含するアクティブマトリクス基板の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14491591A JP2653572B2 (ja) | 1991-06-17 | 1991-06-17 | アクティブマトリクス基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14491591A JP2653572B2 (ja) | 1991-06-17 | 1991-06-17 | アクティブマトリクス基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04367828A true JPH04367828A (ja) | 1992-12-21 |
| JP2653572B2 JP2653572B2 (ja) | 1997-09-17 |
Family
ID=15373215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14491591A Expired - Lifetime JP2653572B2 (ja) | 1991-06-17 | 1991-06-17 | アクティブマトリクス基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2653572B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000081636A (ja) * | 1998-09-03 | 2000-03-21 | Seiko Epson Corp | 電気光学装置及びその製造方法並びに電子機器 |
| JP2002353245A (ja) * | 2001-03-23 | 2002-12-06 | Seiko Epson Corp | 電気光学基板装置及びその製造方法、電気光学装置、電子機器、並びに基板装置の製造方法 |
| JP2012155118A (ja) * | 2011-01-26 | 2012-08-16 | Seiko Epson Corp | 電気光学装置及び電子機器 |
-
1991
- 1991-06-17 JP JP14491591A patent/JP2653572B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000081636A (ja) * | 1998-09-03 | 2000-03-21 | Seiko Epson Corp | 電気光学装置及びその製造方法並びに電子機器 |
| JP2002353245A (ja) * | 2001-03-23 | 2002-12-06 | Seiko Epson Corp | 電気光学基板装置及びその製造方法、電気光学装置、電子機器、並びに基板装置の製造方法 |
| JP2012155118A (ja) * | 2011-01-26 | 2012-08-16 | Seiko Epson Corp | 電気光学装置及び電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2653572B2 (ja) | 1997-09-17 |
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