JPH03274029A - アクティブマトリクス型表示装置の薄膜トランジスタアレイ及びその製造方法 - Google Patents
アクティブマトリクス型表示装置の薄膜トランジスタアレイ及びその製造方法Info
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- JPH03274029A JPH03274029A JP9074433A JP7443390A JPH03274029A JP H03274029 A JPH03274029 A JP H03274029A JP 9074433 A JP9074433 A JP 9074433A JP 7443390 A JP7443390 A JP 7443390A JP H03274029 A JPH03274029 A JP H03274029A
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- 239000010409 thin film Substances 0.000 title claims description 19
- 239000011159 matrix material Substances 0.000 title claims description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000003990 capacitor Substances 0.000 claims abstract description 36
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims abstract description 22
- 229910001936 tantalum oxide Inorganic materials 0.000 claims abstract description 22
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims abstract description 11
- 239000011248 coating agent Substances 0.000 claims abstract description 3
- 238000000576 coating method Methods 0.000 claims abstract description 3
- 239000010408 film Substances 0.000 claims description 126
- 239000004065 semiconductor Substances 0.000 claims description 25
- 229910052751 metal Inorganic materials 0.000 claims description 23
- 239000002184 metal Substances 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 15
- 229910044991 metal oxide Inorganic materials 0.000 claims description 7
- 150000004706 metal oxides Chemical class 0.000 claims description 7
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 238000004070 electrodeposition Methods 0.000 claims description 3
- 238000010301 surface-oxidation reaction Methods 0.000 claims description 3
- 238000009413 insulation Methods 0.000 claims 1
- 239000003989 dielectric material Substances 0.000 abstract description 9
- 229910052715 tantalum Inorganic materials 0.000 abstract description 6
- 238000002834 transmittance Methods 0.000 abstract description 3
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000006731 degradation reaction Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 description 10
- 239000012535 impurity Substances 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000004973 liquid crystal related substance Substances 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 4
- 238000007743 anodising Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 210000004027 cell Anatomy 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 210000002858 crystal cell Anatomy 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、アクティブマトリクス型表示装置の薄膜トラ
ンジスタアレイ（以下ＴＰＴと称する）に関する。
ンジスタアレイ（以下ＴＰＴと称する）に関する。
（ロ）従来の技術
近年、アクティブマトリクス型の表示装置、特にアクテ
ィブマトリクス型液晶表示装置が開発され、この装置を
用いた液晶ＴＶが実用化されている。
ィブマトリクス型液晶表示装置が開発され、この装置を
用いた液晶ＴＶが実用化されている。
このようなアクティブマトリクス型の液晶表示装置は、
液晶セルの一方のセル基板を画素電極対応の薄膜トラン
ジスタアレイ基板とし、他方のセル基板を対向電極基板
としたものである。
液晶セルの一方のセル基板を画素電極対応の薄膜トラン
ジスタアレイ基板とし、他方のセル基板を対向電極基板
としたものである。
従来のアクティブマトリクス型表示装置の薄膜トランジ
スタアレイの１画素単位の断面構造を第３図に示す。
スタアレイの１画素単位の断面構造を第３図に示す。
同図の従来装置は、絶縁基板１上にゲート電極２、ゲー
ト絶縁膜４、非結晶半導体膜５、ソース及びドレインコ
ンタクト領域をなす不純物非結晶半導体Ｈ６，６、ソー
ス電極８、ドレイン電極９を積層構成してなるＴＰＴと
、該ＴＰＴから延在したゲート絶縁膜４上に形成してＴ
ＰＴのソース電極８に結合した透明導電材料からなる画
素電極７と、この画素電極７の下層に絶縁膜（ゲート絶
縁膜４、非結晶半導体膜５）及び不純物非結晶半導体膜
６を介して存在する透明導電材料からなる補助容量電極
３とで１画素単位を槽底している。
ト絶縁膜４、非結晶半導体膜５、ソース及びドレインコ
ンタクト領域をなす不純物非結晶半導体Ｈ６，６、ソー
ス電極８、ドレイン電極９を積層構成してなるＴＰＴと
、該ＴＰＴから延在したゲート絶縁膜４上に形成してＴ
ＰＴのソース電極８に結合した透明導電材料からなる画
素電極７と、この画素電極７の下層に絶縁膜（ゲート絶
縁膜４、非結晶半導体膜５）及び不純物非結晶半導体膜
６を介して存在する透明導電材料からなる補助容量電極
３とで１画素単位を槽底している。
このような従来の薄膜トランジスタアレイは、画素電極
７と補助容量電極３とを容量電極とじた容量素子を付加
したものであるので、ＴＰＴのオフ期間の画像信号の保
持特性が向上し、表示品質の高い表示装置が実現できる
。
７と補助容量電極３とを容量電極とじた容量素子を付加
したものであるので、ＴＰＴのオフ期間の画像信号の保
持特性が向上し、表示品質の高い表示装置が実現できる
。
また一方、ＴＰＴのオフ期間の画像信号の保持特性が向
上を図る容量素子を隣接ゲート配線と画素電極からこの
隣接ゲート配線上に絶縁膜を介して延在した電極とを容
量電極とした容量素子を付加したものが存在する。この
ような容量素子の誘電材料としては、特開平１−１０２
５２５号公報に開示されているように、酸化タンタルと
窒化シリコンの２重層を構成要素とした事が提案されて
いる。
上を図る容量素子を隣接ゲート配線と画素電極からこの
隣接ゲート配線上に絶縁膜を介して延在した電極とを容
量電極とした容量素子を付加したものが存在する。この
ような容量素子の誘電材料としては、特開平１−１０２
５２５号公報に開示されているように、酸化タンタルと
窒化シリコンの２重層を構成要素とした事が提案されて
いる。
特開平１−１０２５２５号公報に開示の如き２重誘電材
料を用いた容量素子は、酸化タンタルの比誘電率が高い
値（２２）であっても、窒化シリコンのその値が低い値
（６，４）であるので、実効比誘電率の値が１０程度と
なり、さほど誘電率の向上が望めないものであったが、
上述の如く画素電極自体を容量電極として用いていない
ので、容量素子の実効面積を極端に狭くする必要がない
ため、隣接ゲート配線と画素電極からこの隣接ゲート配
線上に絶縁膜を介して延在した電極との重なり面積を十
分広く設定することで容量値を補うことができる。
料を用いた容量素子は、酸化タンタルの比誘電率が高い
値（２２）であっても、窒化シリコンのその値が低い値
（６，４）であるので、実効比誘電率の値が１０程度と
なり、さほど誘電率の向上が望めないものであったが、
上述の如く画素電極自体を容量電極として用いていない
ので、容量素子の実効面積を極端に狭くする必要がない
ため、隣接ゲート配線と画素電極からこの隣接ゲート配
線上に絶縁膜を介して延在した電極との重なり面積を十
分広く設定することで容量値を補うことができる。
しかしながら、第３図の如き容量素子の補Ｉｔｌノ容量
電極３をゲート電極２と同１の不透明の金属材料で形成
して製造工程の簡略化を図る場合には、この補助容量電
極をできるだけ狭く設ｄ１シないと透過型の表示装置、
例えば液晶表示装置を実現することはできないので、従
来以上に容量ｆ１ｒｉの高い容量素子が必要となる。
電極３をゲート電極２と同１の不透明の金属材料で形成
して製造工程の簡略化を図る場合には、この補助容量電
極をできるだけ狭く設ｄ１シないと透過型の表示装置、
例えば液晶表示装置を実現することはできないので、従
来以上に容量ｆ１ｒｉの高い容量素子が必要となる。
（ハ）発明が解決しようとした課題
本発明は、上述の点に鑑みてなされたものであり、容量
値の高い容量素子を組み込んで、狭い実効面積の容量素
子でも、ＴＰＴのオフ期間の画像信号の保持特性の高い
アクティブマトリクス型表示装置の薄膜トランジスタア
レイ及びその製造方法を提供するものである。
値の高い容量素子を組み込んで、狭い実効面積の容量素
子でも、ＴＰＴのオフ期間の画像信号の保持特性の高い
アクティブマトリクス型表示装置の薄膜トランジスタア
レイ及びその製造方法を提供するものである。
に）課題を解決するための手段
本発明のアクティブマトリクス型表示装置の薄膜トラン
ジスタアレイは、絶縁基板上にゲート電極、ゲート絶縁
膜、非結晶半導体膜、ソース電極及びドレイン電極、を
積層形成した薄膜トランジスタと、該トランジスタのソ
ース電極に結合した画素電極と、該画素電極に容量絶縁
膜を介して積層される補助容量電極とを備えたものであ
って、上記補助容量電極はタンタル金属膜にて形成され
、該金属表面には酸化処理による酸化タンタルが被覆さ
れており、補助容量電極と画素電極との間の容量絶縁膜
を該酸化タンタル被覆のみで形成したものである。
ジスタアレイは、絶縁基板上にゲート電極、ゲート絶縁
膜、非結晶半導体膜、ソース電極及びドレイン電極、を
積層形成した薄膜トランジスタと、該トランジスタのソ
ース電極に結合した画素電極と、該画素電極に容量絶縁
膜を介して積層される補助容量電極とを備えたものであ
って、上記補助容量電極はタンタル金属膜にて形成され
、該金属表面には酸化処理による酸化タンタルが被覆さ
れており、補助容量電極と画素電極との間の容量絶縁膜
を該酸化タンタル被覆のみで形成したものである。
更に、本発明のアクティブマトリクス型表示装置の薄膜
トランジスタアレイの製造方法は、以下の工程を備える
ものである。
トランジスタアレイの製造方法は、以下の工程を備える
ものである。
絶縁基板上に第１金属膜からなるゲート電極とこれにつ
ながるゲート配線、並びに補助容量電極とこれにつなが
る補助容量配線を同時形成する第１金属膜パターン形戊
工程、 上記第１金属膜の内、ゲート配線の端子部を除き、且つ
少なくとも補助容量電極の表面を酸化処理して、該電極
を被覆する金属酸化膜を形成する第１金属表面酸化処理
工程、 該酸化処理工程後に、基板全面にゲート絶縁膜を成膜す
る絶縁膜成膜工程、 上記ゲート電極位置のゲート絶縁膜上に、所定パターン
の非結晶半導体膜を形成する半導体膜パターン形成工程
、 金属酸化膜で被覆されていないゲート配線端子部、及び
金属酸化膜で被覆されている補助容量電極上の上記ゲー
ト絶縁膜を除去する絶縁膜除去工程、 上記非結晶半導体膜上に第２金属からなるソース電極と
ドレイン電極を形成すると同時に、上記ゲート絶縁膜か
ら露出した上記ゲート配線端子部上に該第２金属からな
るゲート配線端子を形成する第２金属パターン形成工程
、 上記第２金属パターン形戊工程前、またはその後に、ソ
ース電極と結合されるべく設けられる透明導電膜からな
る画素電極を少なくとも上記ゲート絶縁膜から露出した
金属酸化膜被膜を有する補助容量電極上に形成する透明
導電膜パターン形成工程。
ながるゲート配線、並びに補助容量電極とこれにつなが
る補助容量配線を同時形成する第１金属膜パターン形戊
工程、 上記第１金属膜の内、ゲート配線の端子部を除き、且つ
少なくとも補助容量電極の表面を酸化処理して、該電極
を被覆する金属酸化膜を形成する第１金属表面酸化処理
工程、 該酸化処理工程後に、基板全面にゲート絶縁膜を成膜す
る絶縁膜成膜工程、 上記ゲート電極位置のゲート絶縁膜上に、所定パターン
の非結晶半導体膜を形成する半導体膜パターン形成工程
、 金属酸化膜で被覆されていないゲート配線端子部、及び
金属酸化膜で被覆されている補助容量電極上の上記ゲー
ト絶縁膜を除去する絶縁膜除去工程、 上記非結晶半導体膜上に第２金属からなるソース電極と
ドレイン電極を形成すると同時に、上記ゲート絶縁膜か
ら露出した上記ゲート配線端子部上に該第２金属からな
るゲート配線端子を形成する第２金属パターン形成工程
、 上記第２金属パターン形戊工程前、またはその後に、ソ
ース電極と結合されるべく設けられる透明導電膜からな
る画素電極を少なくとも上記ゲート絶縁膜から露出した
金属酸化膜被膜を有する補助容量電極上に形成する透明
導電膜パターン形成工程。
（ホ）作用
本発明のアクティブマトリクス型表示装置の薄膜トラン
ジスタアレイによれば、画素電極自体を一方の容量電極
として用いていながらも、その誘電材料に高誘電率の酸
化タンタル膜のみを採用しているので、他方の容量電極
である補助容量電極の占有面積を狭くでき、画素電極位
置でのこの補助容量電極の存在による実効的な光透過率
の低下を抑制できる。
ジスタアレイによれば、画素電極自体を一方の容量電極
として用いていながらも、その誘電材料に高誘電率の酸
化タンタル膜のみを採用しているので、他方の容量電極
である補助容量電極の占有面積を狭くでき、画素電極位
置でのこの補助容量電極の存在による実効的な光透過率
の低下を抑制できる。
又、本発明のアクティブマトリクス型表示装置の薄膜ト
ランジスタアレイの製造方法によれば、ＴＰＴのゲート
と同時に形成した金属材料からなる補助容量電極の表面
を酸化処理するだけで、容量素子の誘電材料層を形成で
き、しかも工程中でこの誘電材料層上に形成されるＴＰ
Ｔのゲート絶縁膜は、ゲート配線の端子部をゲート絶縁
膜から露出させるための絶縁膜除去工程で同時に除去で
きるので、酸化処理工程の付加だけで容量素子を得るこ
とができる。
ランジスタアレイの製造方法によれば、ＴＰＴのゲート
と同時に形成した金属材料からなる補助容量電極の表面
を酸化処理するだけで、容量素子の誘電材料層を形成で
き、しかも工程中でこの誘電材料層上に形成されるＴＰ
Ｔのゲート絶縁膜は、ゲート配線の端子部をゲート絶縁
膜から露出させるための絶縁膜除去工程で同時に除去で
きるので、酸化処理工程の付加だけで容量素子を得るこ
とができる。
（へ）実施例
第１図に、本発明のアクティブマトリクス型表示装置の
薄膜トランジスタアレイの画素単位の平面図を示す。更
に、第２図（ａ）に第１図のｌ＋−１１線に沿った断面
図を示し、同図（ｂ）に該アレイ基板端部に於けるゲー
ト配線端子構造に断面図を示す。
薄膜トランジスタアレイの画素単位の平面図を示す。更
に、第２図（ａ）に第１図のｌ＋−１１線に沿った断面
図を示し、同図（ｂ）に該アレイ基板端部に於けるゲー
ト配線端子構造に断面図を示す。
これらの図の構造を製造工程に従って、以下に解説する
。
。
■ゲート電極２及び補助容量電極３の形成第１金属膜（
タンタル）をガラスからなる絶縁基板１上に成膜し、こ
れをパターニングする第１金属膜パターン形成工程によ
って、ＴＰＴのゲート電極２とこれにつながるゲート配
線２°、並びに容量素子の一方の電極をなす補助容量電
極３とこれにつながる補助容量配線３゛を同時に形成す
る。
タンタル）をガラスからなる絶縁基板１上に成膜し、こ
れをパターニングする第１金属膜パターン形成工程によ
って、ＴＰＴのゲート電極２とこれにつながるゲート配
線２°、並びに容量素子の一方の電極をなす補助容量電
極３とこれにつながる補助容量配線３゛を同時に形成す
る。
■ゲート電極表面酸化膜２１及び補助容量電極表面酸化
膜３１の形成 上記第１金属膜の内、ゲート配線２゛の端子部を除き、
その表面を陽極酸化処理する第１金属表面酸化処理工程
によって、２０００人程度０膜厚の酸化タンタルからな
るゲート電極表面酸化膜２１及び容量素子の誘電材料層
をなす補助容量電極表面酸化膜３１を形成する。尚、第
２図（ｂ）のゲート配線２°の端子部Ｐの酸化処理回避
は、この部分にあらかじめレジストなどのマスクを施し
ておく事で可能になる。
膜３１の形成 上記第１金属膜の内、ゲート配線２゛の端子部を除き、
その表面を陽極酸化処理する第１金属表面酸化処理工程
によって、２０００人程度０膜厚の酸化タンタルからな
るゲート電極表面酸化膜２１及び容量素子の誘電材料層
をなす補助容量電極表面酸化膜３１を形成する。尚、第
２図（ｂ）のゲート配線２°の端子部Ｐの酸化処理回避
は、この部分にあらかじめレジストなどのマスクを施し
ておく事で可能になる。
■ゲート絶縁膜成膜４の成膜
プラズマＣＶＤ法による窒化シリコンの絶縁膜成膜工程
によって、ＴＦＴ用のゲート絶縁膜４を基板全面に成膜
する。
によって、ＴＦＴ用のゲート絶縁膜４を基板全面に成膜
する。
■非結晶半導体膜５の形成
上記絶縁膜成膜工程に連続して、プラズマＣＶＤ法でア
モルファスシリコン膜を成膜し、さらにこれに連続して
、同じくプラズマＣＶＤ法で燐などのＮ型不純物を導入
したＮ型不純物アモルファスシリコン膜を成膜する。こ
の様に積層成膜された両アモルファスシリコン膜をパタ
ーニングする半導体膜パターン形成工程によって、ＴＰ
Ｔの上記ゲート電極２佼置のゲート絶縁膜４上に、ＴＦ
Ｔ用非用品用品結晶半導体膜５純物非結晶半導如くソー
ス及びドレインコンタクト領域に分離される）との積層
構造体を形成する。
モルファスシリコン膜を成膜し、さらにこれに連続して
、同じくプラズマＣＶＤ法で燐などのＮ型不純物を導入
したＮ型不純物アモルファスシリコン膜を成膜する。こ
の様に積層成膜された両アモルファスシリコン膜をパタ
ーニングする半導体膜パターン形成工程によって、ＴＰ
Ｔの上記ゲート電極２佼置のゲート絶縁膜４上に、ＴＦ
Ｔ用非用品用品結晶半導体膜５純物非結晶半導如くソー
ス及びドレインコンタクト領域に分離される）との積層
構造体を形成する。
■ゲート絶縁膜４の 公的除去
窒化シリコンからなる上記ゲート絶縁膜４をパターニン
グする絶縁膜除去工程によって、酸化タンタルで被覆さ
れていない第２図（ｂ）のゲート配線２°の端子部Ｐ上
のゲート絶縁膜４を除去してこの端子部Ｐを露出される
と同時に、酸化タンタルの補助容量電極表面酸化膜３１
で被覆されたタンタルの補助容量電極３上のゲート絶縁
膜４を除去して第１図のハツチングで示した領域Ｃに渡
って補助容量電極表面酸化膜３１を露出させる。
グする絶縁膜除去工程によって、酸化タンタルで被覆さ
れていない第２図（ｂ）のゲート配線２°の端子部Ｐ上
のゲート絶縁膜４を除去してこの端子部Ｐを露出される
と同時に、酸化タンタルの補助容量電極表面酸化膜３１
で被覆されたタンタルの補助容量電極３上のゲート絶縁
膜４を除去して第１図のハツチングで示した領域Ｃに渡
って補助容量電極表面酸化膜３１を露出させる。
■既８１生１！見真
ＩＴＯなとの透明導電材料膜を成膜し、これをパターニ
ングする透明導電膜バーン形成工程によって、透明な画
素電極を上記ゲート絶縁膜４とこの絶縁膜４から露出し
た補助容量電極表面酸化膜３１との上に形成する。これ
によって、補助容量電極表面酸化膜３１上に存在する第
１図の領域Ｃに該当した画素電極７の領域が他方の容量
電極となる。
ングする透明導電膜バーン形成工程によって、透明な画
素電極を上記ゲート絶縁膜４とこの絶縁膜４から露出し
た補助容量電極表面酸化膜３１との上に形成する。これ
によって、補助容量電極表面酸化膜３１上に存在する第
１図の領域Ｃに該当した画素電極７の領域が他方の容量
電極となる。
■ソース電極８及びドレイン？ｔｔ９の形成第２金属膜
（アルミ）を全面被着し、これをパターニングする第２
金属パターン形戊工程によって、ＴＦＴ用の上記不純物
非結晶半導体膜６Ｌにソース電極とドレイン電極を形成
すると同時に、上記ゲート絶縁膜４がら露出した第２図
（ｂ）の上記ゲート配線端子部Ｐ上に該第２金属からな
るゲート配線端子】０を形成する。
（アルミ）を全面被着し、これをパターニングする第２
金属パターン形戊工程によって、ＴＦＴ用の上記不純物
非結晶半導体膜６Ｌにソース電極とドレイン電極を形成
すると同時に、上記ゲート絶縁膜４がら露出した第２図
（ｂ）の上記ゲート配線端子部Ｐ上に該第２金属からな
るゲート配線端子】０を形成する。
■不純物非結晶半 体膜６．６の分離
上記半導体膜パターン形成工程で非結晶半導体膜５とと
もにパターニングされた不純物非結晶半導体膜６をソー
ス電極８、ドレイン電極９をマスクとしてエツチング除
去することによって、周電極下で非結晶半導体膜５に対
するソース及びドレインコンタクト領域となる分離され
た不純物非結晶半導体膜６．６が得られる。
もにパターニングされた不純物非結晶半導体膜６をソー
ス電極８、ドレイン電極９をマスクとしてエツチング除
去することによって、周電極下で非結晶半導体膜５に対
するソース及びドレインコンタクト領域となる分離され
た不純物非結晶半導体膜６．６が得られる。
以上の工程順の説明では、画素電極７を形成した後に、
ソース電極８及びドレイン電極９を形成したが、この工
程順は逆でもよく、結果として、ソース電極８の一部と
画素電極７の一部が重畳して電気的に結合できれば良い
。また、この実施例では、単にオーミックコンタクトを
図るために不純物非結晶半導体膜６．６を設けたが、必
ずしも必要でない。
ソース電極８及びドレイン電極９を形成したが、この工
程順は逆でもよく、結果として、ソース電極８の一部と
画素電極７の一部が重畳して電気的に結合できれば良い
。また、この実施例では、単にオーミックコンタクトを
図るために不純物非結晶半導体膜６．６を設けたが、必
ずしも必要でない。
以上の如くして得られた第１図の領域Ｃの容量素子は、
不透明なタンタル金属からなる補助容量電極３が画素電
極８の画素領域内に存在するものの、この補助容量電極
３と画素電極８とを各電極として容量素子の誘電材料を
高誘電率（比誘電率が２２）の酸化タンタルからなる補
助容量電極表面酸化膜３１の一層のみで溝底したことに
より、この容量素子の容量値を大幅に高めることが可能
になるので、その面積を非常に狭く設計でき、これによ
って、画素領内の実効的な光透過率の低下を抑制できる
。例えば、特開平１−１０２５２５号公報開示の容量素
子（酸化タンタル膜と窒化シリコン膜の２層構造の比誘
電率：１０）に比べて本発明実施例の容量素子は、比誘
電率が２２の酸化タンタル膜のみを誘電材料を用いてい
るので、誘電率の厚みが半減し、非誘電率が倍増してい
るため、４倍以上の容量値を持ち、これによって、Ｋ以
下の面積の容量素子でこの従来素子と同等の画像信号の
保持能力を発揮できる。
不透明なタンタル金属からなる補助容量電極３が画素電
極８の画素領域内に存在するものの、この補助容量電極
３と画素電極８とを各電極として容量素子の誘電材料を
高誘電率（比誘電率が２２）の酸化タンタルからなる補
助容量電極表面酸化膜３１の一層のみで溝底したことに
より、この容量素子の容量値を大幅に高めることが可能
になるので、その面積を非常に狭く設計でき、これによ
って、画素領内の実効的な光透過率の低下を抑制できる
。例えば、特開平１−１０２５２５号公報開示の容量素
子（酸化タンタル膜と窒化シリコン膜の２層構造の比誘
電率：１０）に比べて本発明実施例の容量素子は、比誘
電率が２２の酸化タンタル膜のみを誘電材料を用いてい
るので、誘電率の厚みが半減し、非誘電率が倍増してい
るため、４倍以上の容量値を持ち、これによって、Ｋ以
下の面積の容量素子でこの従来素子と同等の画像信号の
保持能力を発揮できる。
また、以上の如くして得られたＴＰＴは、ゲート電極２
上にゲート電極表面酸化膜２１とゲート絶縁膜４との２
層の絶縁膜を備える事になるが、ゲート電極表面酸化膜
２１は必ずしも必要とはいえない。しかしながら、窒化
シリコンからなるゲート絶縁膜４にクラックなどの歪み
が生じる危惧がある場合には、安定した膜質を持つ酸化
タンタルからなるゲート電極表面酸化膜２１を介在させ
る事によって、ＴＰＴの信頼性の向上が望める。
上にゲート電極表面酸化膜２１とゲート絶縁膜４との２
層の絶縁膜を備える事になるが、ゲート電極表面酸化膜
２１は必ずしも必要とはいえない。しかしながら、窒化
シリコンからなるゲート絶縁膜４にクラックなどの歪み
が生じる危惧がある場合には、安定した膜質を持つ酸化
タンタルからなるゲート電極表面酸化膜２１を介在させ
る事によって、ＴＰＴの信頼性の向上が望める。
但し、窒化シリコンからなるゲート絶縁膜４は、プラズ
マＣＶＤ法によりこの上に連続形成されるアモルファス
シリコンの非結晶半導体膜５の膜質の安定化に必要であ
る。即ち、もし酸化タンタル膜上にアモルファスシリコ
ン膜を直接形成するとアモルファスシリコン膜の酸化タ
ンタル膜との接合面でのアモルファス構造に歪みが生じ
、電子移動度に変調を来してＴＰＴ特性を劣化させる惧
れがあるので、上記ゲート絶縁膜４を備えるのが好まし
い。
マＣＶＤ法によりこの上に連続形成されるアモルファス
シリコンの非結晶半導体膜５の膜質の安定化に必要であ
る。即ち、もし酸化タンタル膜上にアモルファスシリコ
ン膜を直接形成するとアモルファスシリコン膜の酸化タ
ンタル膜との接合面でのアモルファス構造に歪みが生じ
、電子移動度に変調を来してＴＰＴ特性を劣化させる惧
れがあるので、上記ゲート絶縁膜４を備えるのが好まし
い。
更に、上述の実施例に於ては、第１金属としてタンタル
を用いたが、本発明製造方法では、これに限定されるこ
となく、表面酸化処理が可能な金属、例えばアルミニウ
ムが使用でき、この場合にはゲート電極２及び補助容量
電極３がアルミニウム、ゲート電極表面酸化膜２１及び
補助容量電極表面酸化膜がアルミニウムを陽極酸化した
アルミナで構成できる。アルミナの比誘電率は、８．６
程度であるが、陽極酸化処理電圧制御によって、１００
〜５００人に薄膜成形できるので、容量値の高い容量素
子が得られる。
を用いたが、本発明製造方法では、これに限定されるこ
となく、表面酸化処理が可能な金属、例えばアルミニウ
ムが使用でき、この場合にはゲート電極２及び補助容量
電極３がアルミニウム、ゲート電極表面酸化膜２１及び
補助容量電極表面酸化膜がアルミニウムを陽極酸化した
アルミナで構成できる。アルミナの比誘電率は、８．６
程度であるが、陽極酸化処理電圧制御によって、１００
〜５００人に薄膜成形できるので、容量値の高い容量素
子が得られる。
（ト）発明の効果
本発明によれば、占有面積の極めて小さい容量素子を画
素領域に形成することが可能なアクティブマトリクス型
表示装置の薄膜トランジスタアレイを実現でき、そのた
めの製造工程に於ける負担増加も少なくてよい。
素領域に形成することが可能なアクティブマトリクス型
表示装置の薄膜トランジスタアレイを実現でき、そのた
めの製造工程に於ける負担増加も少なくてよい。
第１図は本発明のアクティブマトリクス型表示装置の薄
膜トランジスタアレイの画素車位の平面図、第２図は第
１図のＩＩ −ＩＩ線に沿った断面図、第３図は従来装
置の断面図である。 １・・・絶縁基板、２・・・ゲート電極、３・・・補助
容量電極、４・・・ゲート絶縁膜、５・・・非結晶半導
体膜、７・・・画素電極、８・・・ソース電極、９・・
・ドレイン電極、１０・・・ゲート端子、２１・・・ゲ
ート電極表面酸化膜、３１・・・補助容量電極表面酸化
膜。
膜トランジスタアレイの画素車位の平面図、第２図は第
１図のＩＩ −ＩＩ線に沿った断面図、第３図は従来装
置の断面図である。 １・・・絶縁基板、２・・・ゲート電極、３・・・補助
容量電極、４・・・ゲート絶縁膜、５・・・非結晶半導
体膜、７・・・画素電極、８・・・ソース電極、９・・
・ドレイン電極、１０・・・ゲート端子、２１・・・ゲ
ート電極表面酸化膜、３１・・・補助容量電極表面酸化
膜。
Claims (3)
- （１）絶縁基板上にゲート電極、ゲート絶縁膜、非結晶
半導体膜、ソース電極及びドレイン電極、を積層形成し
た薄膜トランジスタと、該トランジスタのソース電極に
結合した画素電極と、該画素電極に容量絶縁膜を介して
積層される補助容量電極とを備えたアクティブマトリク
ス型表示装置の薄膜トランジスタアレイに於て、 上記補助容量電極はタンタル金属膜にて形成され、該金
属表面には酸化処理による酸化タンタルが被覆されてお
り、補助容量電極と画素電極との間の容量絶縁膜を該酸
化タンタル被覆のみで形成したことを薄膜トランジスタ
アレイ。 - （２）上記ゲート電極は上記補助容量電極と同一のタン
タル金属膜にて同時形成され、これら両電極表面が酸化
タンタルで被覆されたことを特徴とした請求項１記載の
薄膜トランジスタアレイ。 - （３）絶縁基板上に第１金属膜からなるゲート電極とこ
れにつながるゲート配線、並びに補助容量電極とこれに
つながる補助容量配線を同時形成する第１金属膜パター
ン形成工程、 上記第１金属膜の内、ゲート配線の端子部を除き、且つ
少なくとも補助容量電極の表面を酸化処理して、該電極
を被覆する金属酸化膜を形成する第１金属表面酸化処理
工程、 該酸化処理工程後に、基板全面にゲート絶縁膜を成膜す
る絶縁膜成膜工程、 上記ゲート電極位置のゲート絶縁膜上に、所定パターン
の非結晶半導体膜を形成する半導体膜パターン形成工程
、 金属酸化膜で被覆されていないゲート配線端子部、及び
金属酸化膜で被覆されている補助容量電極上の上記ゲー
ト絶縁膜を除去する絶縁膜除去工程、 上記非結晶半導体膜上に第２金属からなるソース電極と
ドレイン電極を形成すると同時に、上記ゲート絶縁膜か
ら露出した上記ゲート配線端子部上に該第２金属からな
るゲート配線端子を形成する第２金属パターン形成工程
、 上記第２金属パターン形成工程前、またはその後に、ソ
ース電極と結合されるべく設けられる透明導電膜からな
る画素電極を少なくとも上記ゲート絶縁膜から露出した
金属酸化膜被膜を有する補助容量電極上に形成する透明
導電膜パターン形成工程、 を備えた薄膜トランジスタアレイの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7443390A JP2940689B2 (ja) | 1990-03-23 | 1990-03-23 | アクティブマトリクス型表示装置の薄膜トランジスタアレイ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7443390A JP2940689B2 (ja) | 1990-03-23 | 1990-03-23 | アクティブマトリクス型表示装置の薄膜トランジスタアレイ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03274029A true JPH03274029A (ja) | 1991-12-05 |
| JP2940689B2 JP2940689B2 (ja) | 1999-08-25 |
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ID=13547085
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7443390A Expired - Fee Related JP2940689B2 (ja) | 1990-03-23 | 1990-03-23 | アクティブマトリクス型表示装置の薄膜トランジスタアレイ及びその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2940689B2 (ja) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05265034A (ja) * | 1992-03-17 | 1993-10-15 | Sharp Corp | 溝付きガラス基板 |
| JPH0643489A (ja) * | 1992-07-24 | 1994-02-18 | Hitachi Ltd | アクティブマトリックス液晶表示装置 |
| US5334544A (en) * | 1992-12-16 | 1994-08-02 | Matsushita Electric Industrial Co., Ltd. | Method of making thin film transistors |
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| US7768615B2 (en) | 1997-05-29 | 2010-08-03 | Samsung Electronics Co., Ltd. | Liquid crystal display having wide viewing angle |
| US7787087B2 (en) | 1998-05-19 | 2010-08-31 | Samsung Electronics Co., Ltd. | Liquid crystal display having wide viewing angle |
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| US8502231B2 (en) | 2001-09-26 | 2013-08-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR101311621B1 (ko) * | 2009-05-20 | 2013-09-26 | 가부시끼가이샤 도시바 | 요철 패턴 형성 방법 |
-
1990
- 1990-03-23 JP JP7443390A patent/JP2940689B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7787086B2 (en) | 1998-05-19 | 2010-08-31 | Samsung Electronics Co., Ltd. | Liquid crystal display having wide viewing angle |
| US8054430B2 (en) | 1998-05-19 | 2011-11-08 | Samsung Electronics Co., Ltd. | Liquid crystal display having wide viewing angle |
| US8400598B2 (en) | 1998-05-19 | 2013-03-19 | Samsung Display Co., Ltd. | Liquid crystal display having wide viewing angle |
| US8711309B2 (en) | 1998-05-19 | 2014-04-29 | Samsung Display Co., Ltd. | Liquid crystal display having wide viewing angle |
| US8502231B2 (en) | 2001-09-26 | 2013-08-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR101311621B1 (ko) * | 2009-05-20 | 2013-09-26 | 가부시끼가이샤 도시바 | 요철 패턴 형성 방법 |
| JP2011242786A (ja) * | 2011-06-27 | 2011-12-01 | Semiconductor Energy Lab Co Ltd | 表示装置及びプロジェクター |
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|---|---|---|---|
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