JPH0635004A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH0635004A JPH0635004A JP21550292A JP21550292A JPH0635004A JP H0635004 A JPH0635004 A JP H0635004A JP 21550292 A JP21550292 A JP 21550292A JP 21550292 A JP21550292 A JP 21550292A JP H0635004 A JPH0635004 A JP H0635004A
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Abstract
(57)【要約】
【目的】 アクティブマトリクス型液晶表示装置におけ
る補助容量の占有面積削減化と容量値の維持を両立させ
るとともに、画素トランジスタのゲート耐圧を維持す
る。 【構成】 アクティブマトリクス型液晶表示装置は、液
晶画素を規定する画素電極８と、この画素電極８に接続
された画素トランジスタ３と、液晶画素の電荷を保持す
る為の補助容量４とを備えている。画素トランジスタ３
のゲート絶縁膜３５と補助容量４の誘電体膜４２が、と
もに絶縁薄膜（４２１，４２２，４２３）を２層以上積
層して構成された同一構造の複合膜からなる。補助容量
部の複合膜の少なくとも１層４２１が画素トランジスタ
部の複合膜の１層より薄くなっている。
る補助容量の占有面積削減化と容量値の維持を両立させ
るとともに、画素トランジスタのゲート耐圧を維持す
る。 【構成】 アクティブマトリクス型液晶表示装置は、液
晶画素を規定する画素電極８と、この画素電極８に接続
された画素トランジスタ３と、液晶画素の電荷を保持す
る為の補助容量４とを備えている。画素トランジスタ３
のゲート絶縁膜３５と補助容量４の誘電体膜４２が、と
もに絶縁薄膜（４２１，４２２，４２３）を２層以上積
層して構成された同一構造の複合膜からなる。補助容量
部の複合膜の少なくとも１層４２１が画素トランジスタ
部の複合膜の１層より薄くなっている。
Description
【０００１】
【産業上の利用分野】本発明はアクティブマトリクス型
の液晶表示装置に関する。より詳しくは、液晶画素の電
位保持に用いられる補助容量の誘電体膜構造に関する。
の液晶表示装置に関する。より詳しくは、液晶画素の電
位保持に用いられる補助容量の誘電体膜構造に関する。
【０００２】
【従来の技術】まず最初に本発明の背景技術を明らかに
する為に、図１３を参照してアクティブマトリクス型液
晶表示装置の一般的な構成を簡潔に説明する。マトリク
ス状に交差する走査線１０１と信号線１０２の各交点に
液晶画素１０３及び画素トランジスタ１０４が形成され
ている。又、液晶画素１０３と並列に補助容量Ｃｓが接
続されている。画素トランジスタ１０４のゲート電極は
走査線１０１に接続され、ドレイン電極は信号線１０２
に接続され、ソース電極は液晶画素１０３及び補助容量
Ｃｓの一端に各々接続されている。なお、液晶画素１０
３及び補助容量Ｃｓの他端は対向電極に接続されてい
る。又、走査線１０１は垂直走査回路１０５に接続され
ており、信号線１０２は水平駆動回路１０６に接続され
ている。垂直走査回路１０５は走査線１０１を介して各
画素トランジスタ１０４のゲート電極に線順次でゲート
パルスを印加し選択動作を行なう。水平駆動回路１０６
は信号線１０２及び選択された画素トランジスタ１０４
を介して画像信号を各液晶画素１０３に書き込む。書き
込まれた画像信号は次のサンプリング駆動が行なわれる
まで保持される。
する為に、図１３を参照してアクティブマトリクス型液
晶表示装置の一般的な構成を簡潔に説明する。マトリク
ス状に交差する走査線１０１と信号線１０２の各交点に
液晶画素１０３及び画素トランジスタ１０４が形成され
ている。又、液晶画素１０３と並列に補助容量Ｃｓが接
続されている。画素トランジスタ１０４のゲート電極は
走査線１０１に接続され、ドレイン電極は信号線１０２
に接続され、ソース電極は液晶画素１０３及び補助容量
Ｃｓの一端に各々接続されている。なお、液晶画素１０
３及び補助容量Ｃｓの他端は対向電極に接続されてい
る。又、走査線１０１は垂直走査回路１０５に接続され
ており、信号線１０２は水平駆動回路１０６に接続され
ている。垂直走査回路１０５は走査線１０１を介して各
画素トランジスタ１０４のゲート電極に線順次でゲート
パルスを印加し選択動作を行なう。水平駆動回路１０６
は信号線１０２及び選択された画素トランジスタ１０４
を介して画像信号を各液晶画素１０３に書き込む。書き
込まれた画像信号は次のサンプリング駆動が行なわれる
まで保持される。
【０００３】各液晶画素１０３に書き込まれた画像信号
を保持する為に補助容量Ｃｓが液晶画素１０３に対して
並列的に接続されている。液晶画素への画像信号書き込
みが終了した時点における画素電位をＶｓ、時間ｔ経過
後の画素電位をＶ、液晶画素１０３の容量をＣＬ、画素
トランジスタ１０４のオフ抵抗をＲとすると、画素電位
の経時変化量Ｖ／Ｖｓは以下の数式１により与えられ
る。
を保持する為に補助容量Ｃｓが液晶画素１０３に対して
並列的に接続されている。液晶画素への画像信号書き込
みが終了した時点における画素電位をＶｓ、時間ｔ経過
後の画素電位をＶ、液晶画素１０３の容量をＣＬ、画素
トランジスタ１０４のオフ抵抗をＲとすると、画素電位
の経時変化量Ｖ／Ｖｓは以下の数式１により与えられ
る。
【数１】 数式１から明らかな様に、補助容量Ｃｓの容量値を大き
くする程液晶画素の信号電位保持率を向上させる事がで
きる。
くする程液晶画素の信号電位保持率を向上させる事がで
きる。
【０００４】図１４は従来のアクティブマトリクス型液
晶表示装置の断面構造を示し、例えば特開昭６２−１０
６１９号公報に開示されている。石英基板２０１の表面
にポリシリコン薄膜等からなる半導体層２０２がパタニ
ング形成されている。この半導体層２０２を利用して薄
膜型の画素トランジスタ２０３及び補助容量２０４が形
成されている。この上に第一層間絶縁層２０５を介して
配線層２０６がパタニング形成されている。さらに第二
層間絶縁層２０７を介して画素電極２０８がパタニング
形成されている。石英基板２０１と対向基板（図示せ
ず）の間に液晶層２０９が封入され、個々の画素電極２
０８と対向基板に形成された対向電極との間に液晶画素
が構成される。
晶表示装置の断面構造を示し、例えば特開昭６２−１０
６１９号公報に開示されている。石英基板２０１の表面
にポリシリコン薄膜等からなる半導体層２０２がパタニ
ング形成されている。この半導体層２０２を利用して薄
膜型の画素トランジスタ２０３及び補助容量２０４が形
成されている。この上に第一層間絶縁層２０５を介して
配線層２０６がパタニング形成されている。さらに第二
層間絶縁層２０７を介して画素電極２０８がパタニング
形成されている。石英基板２０１と対向基板（図示せ
ず）の間に液晶層２０９が封入され、個々の画素電極２
０８と対向基板に形成された対向電極との間に液晶画素
が構成される。
【０００５】画素トランジスタ２０３は、半導体層２０
２の所定の領域に不純物を注入した後、ゲート絶縁膜２
１０を介してゲート電極２１１を重ねて構成される。一
方補助容量２０４は半導体層２０２の一部分を第一電極
２１２とし、誘電体膜２１３を介して第二電極２１４を
重ねて構成される。
２の所定の領域に不純物を注入した後、ゲート絶縁膜２
１０を介してゲート電極２１１を重ねて構成される。一
方補助容量２０４は半導体層２０２の一部分を第一電極
２１２とし、誘電体膜２１３を介して第二電極２１４を
重ねて構成される。
【０００６】上述した従来例においては、ゲート絶縁膜
２１０と誘電体膜２１３は同一工程により等しい構成及
び等しい膜厚で形成されている。図示の例では、ゲート
絶縁膜２１０は３層構造の複合膜からなり、シリコン酸
化膜／シリコン窒化膜／シリコン酸化膜の構造となって
いる。この３層構造は特に電気絶縁性に優れており、画
素トランジスタ２１１の絶縁耐圧を改善でき静電破壊等
を有効に防止できる。
２１０と誘電体膜２１３は同一工程により等しい構成及
び等しい膜厚で形成されている。図示の例では、ゲート
絶縁膜２１０は３層構造の複合膜からなり、シリコン酸
化膜／シリコン窒化膜／シリコン酸化膜の構造となって
いる。この３層構造は特に電気絶縁性に優れており、画
素トランジスタ２１１の絶縁耐圧を改善でき静電破壊等
を有効に防止できる。
【０００７】
【発明が解決しようとする課題】画素トランジスタの電
気特性を維持する為にゲート絶縁膜は所定の膜厚を有す
る。従来においてはこのゲート絶縁膜をそのまま同一の
膜厚で補助容量の誘電体膜に利用していた。ここで、真
空の誘電率をε０、誘電体の被誘電率をｋ、補助容量の
占有面積をＳ、誘電体層の厚みをｄとすると、補助容量
Ｃｓは以下の数式２で表わされる。
気特性を維持する為にゲート絶縁膜は所定の膜厚を有す
る。従来においてはこのゲート絶縁膜をそのまま同一の
膜厚で補助容量の誘電体膜に利用していた。ここで、真
空の誘電率をε０、誘電体の被誘電率をｋ、補助容量の
占有面積をＳ、誘電体層の厚みをｄとすると、補助容量
Ｃｓは以下の数式２で表わされる。
【数２】
【０００８】前述の数式１から明らかな様に、補助容量
値は大きい程画素電位保持率が向上する。この場合、上
記の数式２から明らかな様に、占有面積Ｓを大きくし誘
電体層の厚みｄを小さくする事により補助容量値Ｃｓが
大きくなる。しかしながら、図１４に示す従来構造にお
いては誘電体膜の厚みをゲート絶縁膜の厚みと等しく形
成すると、補助容量Ｃｓの増加手段は占有面積Ｓを大き
くする事に限られる。しかしながら、補助容量Ｃｓの占
有面積を増大すると画素開口率の低下をもたらすので、
液晶表示装置の高精細化や画像品位の改善に相反し解決
すべき課題となっている。特に、画素の微細化を進めた
場合、所定の開口率を維持する為に補助容量の占有面積
を縮小する必要がある。従来の構造では、補助容量を微
細化した場合必然的にその容量値が低下し所望の画素電
位保持率を維持できない。この様に、従来の構造では、
画素の微細化と画素電位保持率の維持を両立させる事が
できないという課題があった。
値は大きい程画素電位保持率が向上する。この場合、上
記の数式２から明らかな様に、占有面積Ｓを大きくし誘
電体層の厚みｄを小さくする事により補助容量値Ｃｓが
大きくなる。しかしながら、図１４に示す従来構造にお
いては誘電体膜の厚みをゲート絶縁膜の厚みと等しく形
成すると、補助容量Ｃｓの増加手段は占有面積Ｓを大き
くする事に限られる。しかしながら、補助容量Ｃｓの占
有面積を増大すると画素開口率の低下をもたらすので、
液晶表示装置の高精細化や画像品位の改善に相反し解決
すべき課題となっている。特に、画素の微細化を進めた
場合、所定の開口率を維持する為に補助容量の占有面積
を縮小する必要がある。従来の構造では、補助容量を微
細化した場合必然的にその容量値が低下し所望の画素電
位保持率を維持できない。この様に、従来の構造では、
画素の微細化と画素電位保持率の維持を両立させる事が
できないという課題があった。
【０００９】
【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明は占有面積によらず補助容量の単位面
積当たりの容量値を大きくし微細化にも適合可能な誘電
体膜構造を提供する事を目的とする。又、ゲート絶縁膜
の絶縁耐圧性等に影響を及ぼす事なく、同一材料で構成
された誘電体膜のみを改善して補助容量の大容量化を図
る事を目的とする。かかる目的を達成する為に以下の手
段を講じた。即ち、本発明にかかる液晶表示装置は、画
素トランジスタのゲート絶縁膜と補助容量の誘電体膜が
絶縁薄膜を２層以上積層して構成された同一構造の複合
膜からなるとともに、補助容量部の複合膜の少なくとも
１層が画素トランジスタ部の複合膜の１層より薄い事を
特徴とする。
題に鑑み、本発明は占有面積によらず補助容量の単位面
積当たりの容量値を大きくし微細化にも適合可能な誘電
体膜構造を提供する事を目的とする。又、ゲート絶縁膜
の絶縁耐圧性等に影響を及ぼす事なく、同一材料で構成
された誘電体膜のみを改善して補助容量の大容量化を図
る事を目的とする。かかる目的を達成する為に以下の手
段を講じた。即ち、本発明にかかる液晶表示装置は、画
素トランジスタのゲート絶縁膜と補助容量の誘電体膜が
絶縁薄膜を２層以上積層して構成された同一構造の複合
膜からなるとともに、補助容量部の複合膜の少なくとも
１層が画素トランジスタ部の複合膜の１層より薄い事を
特徴とする。
【００１０】
【作用】本発明によれば、ゲート絶縁膜に比べて誘電体
膜が薄くなっており、従来に比し単位面積当たりの補助
容量値を高くできる。従って、画素の微細化を進める上
で補助容量の占有面積を縮小しても画素電位保持率の維
持に十分な容量値を得る事ができる。ゲート絶縁膜と誘
電体膜は、ともに電気絶縁性に優れた酸化膜／窒化膜／
酸化膜３層構造の複合膜からなり、画素トランジスタの
ゲート絶縁耐圧性を犠牲にする惧れがない。特に、複合
膜の積層構造を変える事なく、少なくとも１層の膜厚の
みを画素トランジスタ部に比べ補助容量部において小さ
くしているので製造プロセス上の負担もそれ程増大する
惧れがない。
膜が薄くなっており、従来に比し単位面積当たりの補助
容量値を高くできる。従って、画素の微細化を進める上
で補助容量の占有面積を縮小しても画素電位保持率の維
持に十分な容量値を得る事ができる。ゲート絶縁膜と誘
電体膜は、ともに電気絶縁性に優れた酸化膜／窒化膜／
酸化膜３層構造の複合膜からなり、画素トランジスタの
ゲート絶縁耐圧性を犠牲にする惧れがない。特に、複合
膜の積層構造を変える事なく、少なくとも１層の膜厚の
みを画素トランジスタ部に比べ補助容量部において小さ
くしているので製造プロセス上の負担もそれ程増大する
惧れがない。
【００１１】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかるアクティブマト
リクス型液晶表示装置の一実施例を示す模式的な断面図
である。石英基板１の表面には半導体層２が島状にパタ
ニング形成されている。この半導体層２はポリシリコン
薄膜あるいはアモルファスシリコン薄膜からなる。この
半導体層２には画素トランジスタ３及び補助容量４が半
導体プロセスにより集積形成されている。これらの素子
はＰＳＧ等からなる第一層間絶縁層５により被覆されて
おり、その上に金属等からなる配線層６が成膜されてい
る。さらに第二層間絶縁層７を介してＩＴＯ等からなる
画素電極８がパタニング形成されている。かかる積層構
造を搭載した石英基板１は所定の間隙を介して対向基板
（図示せず）に接着されており、間隙内に液晶層９を充
填封入してアクティブマトリクス型液晶表示装置が構成
される。個々の画素電極８と対向基板に形成された対向
電極（図示せず）との間に挟持された液晶層９により液
晶画素が構成できる。
詳細に説明する。図１は本発明にかかるアクティブマト
リクス型液晶表示装置の一実施例を示す模式的な断面図
である。石英基板１の表面には半導体層２が島状にパタ
ニング形成されている。この半導体層２はポリシリコン
薄膜あるいはアモルファスシリコン薄膜からなる。この
半導体層２には画素トランジスタ３及び補助容量４が半
導体プロセスにより集積形成されている。これらの素子
はＰＳＧ等からなる第一層間絶縁層５により被覆されて
おり、その上に金属等からなる配線層６が成膜されてい
る。さらに第二層間絶縁層７を介してＩＴＯ等からなる
画素電極８がパタニング形成されている。かかる積層構
造を搭載した石英基板１は所定の間隙を介して対向基板
（図示せず）に接着されており、間隙内に液晶層９を充
填封入してアクティブマトリクス型液晶表示装置が構成
される。個々の画素電極８と対向基板に形成された対向
電極（図示せず）との間に挟持された液晶層９により液
晶画素が構成できる。
【００１２】本実施例では、画素トランジスタ３はＮチ
ャネル型の薄膜トランジスタ（ＴＦＴ）からなり、半導
体層２の所定の領域にｎ型の不純物が高濃度で注入され
たソース領域３１及びドレイン領域３２を有する。ソー
ス領域３１には第一層間絶縁層５に形成されたコンタク
トホールを介して金属配線層６が接続されている。又、
ドレイン領域３２には第一層間絶縁層５及び第二層間絶
縁層７に形成されたコンタクトホールを介して画素電極
８が電気的に接続されている。ドレイン領域３２とソー
ス領域３１の間にはｎ型の不純物が低濃度に注入された
ＬＤＤ領域３３を介してｐ型のチャネル領域３４が形成
されている。チャネル領域３４の直上にはゲート絶縁膜
３５を介して所定の形状にパタニングされたポリシリコ
ン等からなるゲート電極３６が設けられている。本実施
例ではゲート絶縁膜３５は３層構造を有する複合膜から
なる。
ャネル型の薄膜トランジスタ（ＴＦＴ）からなり、半導
体層２の所定の領域にｎ型の不純物が高濃度で注入され
たソース領域３１及びドレイン領域３２を有する。ソー
ス領域３１には第一層間絶縁層５に形成されたコンタク
トホールを介して金属配線層６が接続されている。又、
ドレイン領域３２には第一層間絶縁層５及び第二層間絶
縁層７に形成されたコンタクトホールを介して画素電極
８が電気的に接続されている。ドレイン領域３２とソー
ス領域３１の間にはｎ型の不純物が低濃度に注入された
ＬＤＤ領域３３を介してｐ型のチャネル領域３４が形成
されている。チャネル領域３４の直上にはゲート絶縁膜
３５を介して所定の形状にパタニングされたポリシリコ
ン等からなるゲート電極３６が設けられている。本実施
例ではゲート絶縁膜３５は３層構造を有する複合膜から
なる。
【００１３】補助容量４は半導体層２の延長部分からな
る第一電極４１を備えている。この第一電極４１の上に
は誘電体膜４２を介してポリシリコン等からなる第二電
極４３がパタニング形成されている。この第二電極４３
はゲート電極３６と同一材料からなり同一工程で加工で
きる。又、誘電体膜４２もゲート絶縁膜３５と同一の３
層構造複合膜からなる。この複合膜の第一層４２１、第
二層４２２及び第三層４２３は補助容量部及び画素トラ
ンジスタ部の両者に渡って共通の材料から構成されてい
る。但し、補助容量部の複合膜の少なくとも１層が、画
素トランジスタ部の複合膜の１層より薄くなっている。
図示の例では、第一層４２１の膜厚が削られている一
方、第二層４２２及び第三層４２３の膜厚は画素トラン
ジスタ部と補助容量部で同一となっている。
る第一電極４１を備えている。この第一電極４１の上に
は誘電体膜４２を介してポリシリコン等からなる第二電
極４３がパタニング形成されている。この第二電極４３
はゲート電極３６と同一材料からなり同一工程で加工で
きる。又、誘電体膜４２もゲート絶縁膜３５と同一の３
層構造複合膜からなる。この複合膜の第一層４２１、第
二層４２２及び第三層４２３は補助容量部及び画素トラ
ンジスタ部の両者に渡って共通の材料から構成されてい
る。但し、補助容量部の複合膜の少なくとも１層が、画
素トランジスタ部の複合膜の１層より薄くなっている。
図示の例では、第一層４２１の膜厚が削られている一
方、第二層４２２及び第三層４２３の膜厚は画素トラン
ジスタ部と補助容量部で同一となっている。
【００１４】図２は特に複合膜の部分のみを拡大して示
した模式図である。即ち、画素トランジスタ部のゲート
絶縁膜３５及び補助容量部の誘電体膜４２が示されてい
る。３層構造複合膜の第一層４２１は熱酸化ＳｉＯ2 膜
から構成されており、第二層４２２は低圧化学気相成長
法により成膜されたシリコン窒化膜（ＬＰ−Ｓｉ3 Ｎ4
膜）からなり、第三層４２３は熱酸化ＳｉＯ2 膜からな
る。本発明においては、複合膜を構成する少なくとも１
層の膜厚が画素トランジスタ部に比べて補助容量部で小
さくなる様に設定されている。即ち、Ｄ１＜ｄ１、Ｄ２
＜ｄ２又はＤ３＜ｄ３の関係を満たせば良い。この様に
すれば、誘電体膜４２の総厚ｄ１＋ｄ２＋ｄ３は、ゲー
ト絶縁膜３５の総厚Ｄ１＋Ｄ２＋Ｄ３に比べて小さくな
り、前述した数式２から明らかな様に単位面積当たりの
補助容量値を従来に比し高くする事ができる。一方、ゲ
ート絶縁膜３５の総厚は必要なゲート絶縁耐圧を維持す
るのに十分な寸法を維持できる。
した模式図である。即ち、画素トランジスタ部のゲート
絶縁膜３５及び補助容量部の誘電体膜４２が示されてい
る。３層構造複合膜の第一層４２１は熱酸化ＳｉＯ2 膜
から構成されており、第二層４２２は低圧化学気相成長
法により成膜されたシリコン窒化膜（ＬＰ−Ｓｉ3 Ｎ4
膜）からなり、第三層４２３は熱酸化ＳｉＯ2 膜からな
る。本発明においては、複合膜を構成する少なくとも１
層の膜厚が画素トランジスタ部に比べて補助容量部で小
さくなる様に設定されている。即ち、Ｄ１＜ｄ１、Ｄ２
＜ｄ２又はＤ３＜ｄ３の関係を満たせば良い。この様に
すれば、誘電体膜４２の総厚ｄ１＋ｄ２＋ｄ３は、ゲー
ト絶縁膜３５の総厚Ｄ１＋Ｄ２＋Ｄ３に比べて小さくな
り、前述した数式２から明らかな様に単位面積当たりの
補助容量値を従来に比し高くする事ができる。一方、ゲ
ート絶縁膜３５の総厚は必要なゲート絶縁耐圧を維持す
るのに十分な寸法を維持できる。
【００１５】図３は複合誘電体膜の第一層目の厚みｄ１
と補助容量値Ｃｓとの関係を示すグラフである。なお、
このグラフを測定するに当たって、第二層目の膜厚ｄ２
は２５nmに設定し第三層目の膜厚ｄ３は５nmに設定して
いる。このグラフから明らかな様に、膜厚ｄ１を小さく
する程単位面積当たりの補助容量値が増加する。
と補助容量値Ｃｓとの関係を示すグラフである。なお、
このグラフを測定するに当たって、第二層目の膜厚ｄ２
は２５nmに設定し第三層目の膜厚ｄ３は５nmに設定して
いる。このグラフから明らかな様に、膜厚ｄ１を小さく
する程単位面積当たりの補助容量値が増加する。
【００１６】図４は補助容量の占有面積Ｓと容量値Ｃｓ
の関係を示すグラフであり、前述した数式２により計算
した結果である。なお数式２を計算するに当たって、ｄ
１の値を２０nmとし、ｄ２の値を２５nmとしｄ３の値を
５nmとしている。又、複合膜の第一層目及び第三層目を
構成する熱酸化ＳｉＯ2 膜の被誘電率ｋを３．９に設定
し、複合膜の第二層目を構成するＬＰ−Ｓｉ3 Ｎ4 膜の
被誘電率ｋを８．０に設定している。又、比較の為従来
品のデータもグラフ化してある。この従来品の誘電体膜
の厚みは、ｄ１が６０nm、ｄ２が２５nm、ｄ３が５nmで
ある。即ち、第一層目のみが発明品の２０nmに比べ３倍
厚くなっている。図４のグラフから明らかな様に、同一
占有面積Ｓでは発明品のＣｓが従来品のＣｓに比べて顕
著に大きくなっている。補助容量の占有面積Ｓを変えず
に容量値Ｃｓを増加できるので、画素電位保持能力を改
善でき、画質品位の向上が図れる。図４のグラフから明
らかな様に、同一の補助容量値Ｃｓを得る為に発明品の
占有面積は従来品の占有面積に比べて顕著に小さくて済
む。補助容量値Ｃｓを減少させずに占有面積Ｓを縮小で
きるので画素開口率が良くなりコントラストが改善され
る。あるいは、画素開口率を低下させずに画素ピッチを
縮小できる為高精細な画像表示が可能となる。これらの
利点は、何れもゲート絶縁膜の耐圧を犠牲にする事なく
得られるものである。
の関係を示すグラフであり、前述した数式２により計算
した結果である。なお数式２を計算するに当たって、ｄ
１の値を２０nmとし、ｄ２の値を２５nmとしｄ３の値を
５nmとしている。又、複合膜の第一層目及び第三層目を
構成する熱酸化ＳｉＯ2 膜の被誘電率ｋを３．９に設定
し、複合膜の第二層目を構成するＬＰ−Ｓｉ3 Ｎ4 膜の
被誘電率ｋを８．０に設定している。又、比較の為従来
品のデータもグラフ化してある。この従来品の誘電体膜
の厚みは、ｄ１が６０nm、ｄ２が２５nm、ｄ３が５nmで
ある。即ち、第一層目のみが発明品の２０nmに比べ３倍
厚くなっている。図４のグラフから明らかな様に、同一
占有面積Ｓでは発明品のＣｓが従来品のＣｓに比べて顕
著に大きくなっている。補助容量の占有面積Ｓを変えず
に容量値Ｃｓを増加できるので、画素電位保持能力を改
善でき、画質品位の向上が図れる。図４のグラフから明
らかな様に、同一の補助容量値Ｃｓを得る為に発明品の
占有面積は従来品の占有面積に比べて顕著に小さくて済
む。補助容量値Ｃｓを減少させずに占有面積Ｓを縮小で
きるので画素開口率が良くなりコントラストが改善され
る。あるいは、画素開口率を低下させずに画素ピッチを
縮小できる為高精細な画像表示が可能となる。これらの
利点は、何れもゲート絶縁膜の耐圧を犠牲にする事なく
得られるものである。
【００１７】図５は発明品と従来品を比較して前述した
数式１に基き画素電位保持率の経時変化を示したもので
ある。発明品は誘電体膜を薄くした結果１１０fFの補助
容量値Ｃｓを有し、従来品はゲート絶縁膜と同一の膜厚
の誘電体膜を用いているので補助容量値Ｃｓは５０fF程
度である。なお、数式１を計算するに当たって、液晶容
量値ＣＬは１５fFに設定し画素トランジスタのオフ抵抗
Ｒは５×１０12Ωに設定してある。図５のグラフから明
らかな様に、発明品は従来品に比べ画素電位保持能力が
大幅に改善されている。
数式１に基き画素電位保持率の経時変化を示したもので
ある。発明品は誘電体膜を薄くした結果１１０fFの補助
容量値Ｃｓを有し、従来品はゲート絶縁膜と同一の膜厚
の誘電体膜を用いているので補助容量値Ｃｓは５０fF程
度である。なお、数式１を計算するに当たって、液晶容
量値ＣＬは１５fFに設定し画素トランジスタのオフ抵抗
Ｒは５×１０12Ωに設定してある。図５のグラフから明
らかな様に、発明品は従来品に比べ画素電位保持能力が
大幅に改善されている。
【００１８】図６は本発明にかかる液晶表示装置の他の
実施例を示す模式図である。基本的に図１に示した実施
例と同一の構造を有するので、理解を容易にする為対応
する部分には対応する参照番号を付してある。異なる点
は、ゲート絶縁膜３５及び誘電体膜４２がともに２層構
造の複合膜から構成されている事である。この複合膜は
第一層４２１がシリコン酸化膜からなり、第二層４２２
がシリコン窒化膜からなる。本実施例では第一層４２１
の膜厚が補助容量部において画素トランジスタ部に比べ
薄くなっている。
実施例を示す模式図である。基本的に図１に示した実施
例と同一の構造を有するので、理解を容易にする為対応
する部分には対応する参照番号を付してある。異なる点
は、ゲート絶縁膜３５及び誘電体膜４２がともに２層構
造の複合膜から構成されている事である。この複合膜は
第一層４２１がシリコン酸化膜からなり、第二層４２２
がシリコン窒化膜からなる。本実施例では第一層４２１
の膜厚が補助容量部において画素トランジスタ部に比べ
薄くなっている。
【００１９】図７は本発明にかかる液晶表示装置のさら
に他の実施例を示す。図６に示す実施例と基本的に同一
の構造を有しており、対応する部分には対応する参照番
号を付して理解を容易にしている。図６に示す実施例と
異なる点は、複合膜の第二層４２２が補助容量部におい
て画素トランジスタ部に比べ薄くなっている事である。
に他の実施例を示す。図６に示す実施例と基本的に同一
の構造を有しており、対応する部分には対応する参照番
号を付して理解を容易にしている。図６に示す実施例と
異なる点は、複合膜の第二層４２２が補助容量部におい
て画素トランジスタ部に比べ薄くなっている事である。
【００２０】図８は本発明にかかる液晶表示装置のさら
に別の実施例を示す。図６に示した実施例と基本的に同
一の構造を有しており、対応する部分には対応する参照
番号を付して理解を容易にしている。異なる点は、第一
層４２１のみならず第二層４２２も補助容量部において
画素トランジスタ部に比べ薄くなっている事である。
に別の実施例を示す。図６に示した実施例と基本的に同
一の構造を有しており、対応する部分には対応する参照
番号を付して理解を容易にしている。異なる点は、第一
層４２１のみならず第二層４２２も補助容量部において
画素トランジスタ部に比べ薄くなっている事である。
【００２１】最後に図９ないし図１２を参照して本発明
にかかる液晶表示装置の製造方法を説明する。先ず図９
はゲート絶縁膜及び誘電体膜の形成処理までを示す。工
程Ａにおいて、石英基板５１の表面に低圧化学気相成長
法（ＬＰ−ＣＶＤ）により半導体層５２となるポリシリ
コンを成膜し、適当な大きさの結晶粒に成長させる。そ
の上に画素トランジスタ及び補助容量が形成される領域
を被覆する様にパタニングされたフォトレジスト５３を
成膜する。次に工程Ｂにおいて、フォトレジスト５３を
マスクとして半導体層５２を選択的にエッチングし島状
にパタニングする。次に工程Ｃにおいてフォトレジスト
を除去した後ポリシリコンからなる半導体層５２の表面
を例えば厚みが６０nmになるまで熱酸化し、ＳｉＯ2 よ
りなる第一の絶縁膜５４を形成する。続いてｐ型の不純
物Ｂを低濃度でイオン注入しチャネル形成領域を設け
る。続いて工程Ｄにおいて、画素トランジスタの形成さ
れるべき領域を被覆するとともに補助容量が形成される
べき領域を露出する様にフォトレジスト５５をパタニン
グ形成する。このフォトレジスト５５をマスクとして、
ｎ型の不純物例えばＡｓを補助容量の形成されるべき領
域に高濃度でイオン注入し補助容量の第一電極５６を形
成する。
にかかる液晶表示装置の製造方法を説明する。先ず図９
はゲート絶縁膜及び誘電体膜の形成処理までを示す。工
程Ａにおいて、石英基板５１の表面に低圧化学気相成長
法（ＬＰ−ＣＶＤ）により半導体層５２となるポリシリ
コンを成膜し、適当な大きさの結晶粒に成長させる。そ
の上に画素トランジスタ及び補助容量が形成される領域
を被覆する様にパタニングされたフォトレジスト５３を
成膜する。次に工程Ｂにおいて、フォトレジスト５３を
マスクとして半導体層５２を選択的にエッチングし島状
にパタニングする。次に工程Ｃにおいてフォトレジスト
を除去した後ポリシリコンからなる半導体層５２の表面
を例えば厚みが６０nmになるまで熱酸化し、ＳｉＯ2 よ
りなる第一の絶縁膜５４を形成する。続いてｐ型の不純
物Ｂを低濃度でイオン注入しチャネル形成領域を設け
る。続いて工程Ｄにおいて、画素トランジスタの形成さ
れるべき領域を被覆するとともに補助容量が形成される
べき領域を露出する様にフォトレジスト５５をパタニン
グ形成する。このフォトレジスト５５をマスクとして、
ｎ型の不純物例えばＡｓを補助容量の形成されるべき領
域に高濃度でイオン注入し補助容量の第一電極５６を形
成する。
【００２２】次に図１０を参照して誘電体膜の薄化処理
を説明する。先ず工程Ｅにおいてフォトレジスト５５を
そのまま利用し、第一の絶縁膜５４を例えば約２０nm残
す様にエッチングし、第一電極５６の上に薄化された誘
電体膜５７を形成する。このエッチングは例えばフッ酸
等のエッチャントを利用して行ない処理時間を制御する
事により所望のハーフエッチングを実現する。次に工程
Ｆにおいて、フォトレジストを除去した後ＬＰ−ＣＶＤ
によりＳｉ3 Ｎ4 膜５８を例えば３０nmの膜厚で成膜す
る。続いて必要に応じ工程Ｇにおいて、Ｓｉ3 Ｎ4 膜５
８の表面を酸化処理しＳｉＯ2 膜５９を形成する。工程
ＨにおいてＳｉＯ2 膜５９の表面にＬＰ−ＣＶＤを用い
てポリシリコン等からなる第二半導体層６０を成膜す
る。さらに燐シリケートガラス（ＰＳＧ）を被着して燐
を拡散させ第二半導体層６０を低抵抗化する。この後Ｐ
ＳＧは除去される。
を説明する。先ず工程Ｅにおいてフォトレジスト５５を
そのまま利用し、第一の絶縁膜５４を例えば約２０nm残
す様にエッチングし、第一電極５６の上に薄化された誘
電体膜５７を形成する。このエッチングは例えばフッ酸
等のエッチャントを利用して行ない処理時間を制御する
事により所望のハーフエッチングを実現する。次に工程
Ｆにおいて、フォトレジストを除去した後ＬＰ−ＣＶＤ
によりＳｉ3 Ｎ4 膜５８を例えば３０nmの膜厚で成膜す
る。続いて必要に応じ工程Ｇにおいて、Ｓｉ3 Ｎ4 膜５
８の表面を酸化処理しＳｉＯ2 膜５９を形成する。工程
ＨにおいてＳｉＯ2 膜５９の表面にＬＰ−ＣＶＤを用い
てポリシリコン等からなる第二半導体層６０を成膜す
る。さらに燐シリケートガラス（ＰＳＧ）を被着して燐
を拡散させ第二半導体層６０を低抵抗化する。この後Ｐ
ＳＧは除去される。
【００２３】次に図１１を参照して画素トランジスタ及
び補助容量の形成処理を説明する。先ず、工程Ｉにおい
て、フォトレジスト６１を用い第二半導体層をパタニン
グしてゲート電極６２及び補助容量の第二電極６３を形
成する。次に工程Ｊにおいて、ゲート電極６２をマスク
としセルフアライメントで第一の半導体層５２にｎ型不
純物Ｐを低濃度イオン注入しＬＤＤ領域を形成する。次
に工程Ｋにおいて、ゲート電極６２及び第二電極６３の
表面及び側部を被覆する様にフォトレジスト６４をパタ
ニング形成する。このフォトレジスト６４をマスクとし
て、Ｓｉ3 Ｎ4膜５８及びその上のＳｉＯ2 膜５９のみ
を選択的にエッチング除去する。最後に工程Ｌにおい
て、一旦フォトレジスト６４を除去した後、別のフォト
レジスト６５をゲート電極６２の周りに形成し所定の幅
で、ｎ型の低濃度不純物領域が形成されていた第一半導
体層５２を被覆する。この後、ｎ型不純物例えばＡｓを
高濃度でイオン注入し画素トランジスタのドレイン領域
６７及びソース領域６６を形成する。高濃度イオン注入
の施されなかった部分がＬＤＤ領域６８となりその間に
ｐ型のチャネル領域６９が残される。
び補助容量の形成処理を説明する。先ず、工程Ｉにおい
て、フォトレジスト６１を用い第二半導体層をパタニン
グしてゲート電極６２及び補助容量の第二電極６３を形
成する。次に工程Ｊにおいて、ゲート電極６２をマスク
としセルフアライメントで第一の半導体層５２にｎ型不
純物Ｐを低濃度イオン注入しＬＤＤ領域を形成する。次
に工程Ｋにおいて、ゲート電極６２及び第二電極６３の
表面及び側部を被覆する様にフォトレジスト６４をパタ
ニング形成する。このフォトレジスト６４をマスクとし
て、Ｓｉ3 Ｎ4膜５８及びその上のＳｉＯ2 膜５９のみ
を選択的にエッチング除去する。最後に工程Ｌにおい
て、一旦フォトレジスト６４を除去した後、別のフォト
レジスト６５をゲート電極６２の周りに形成し所定の幅
で、ｎ型の低濃度不純物領域が形成されていた第一半導
体層５２を被覆する。この後、ｎ型不純物例えばＡｓを
高濃度でイオン注入し画素トランジスタのドレイン領域
６７及びソース領域６６を形成する。高濃度イオン注入
の施されなかった部分がＬＤＤ領域６８となりその間に
ｐ型のチャネル領域６９が残される。
【００２４】最後に図１２を参照して金属配線層並びに
画素電極形成処理を説明する。工程Ｍにおいて、燐シリ
ケートガラス等により第一層間絶縁層７０を形成する。
次に画素トランジスタ７１のソース領域６６に連通する
様にコンタクトホールを開口する。続いて第一層間絶縁
層７０の上に１％程度のＳｉを含有したアルミニウム等
からなる金属配線層７２を形成し所定の配線パタニング
を行なう。さらに工程Ｎにおいて、第二層間絶縁層７３
を堆積した後、画素トランジスタ７１のドレイン領域６
７に連通する様にコンタクトホールを開口する。ＩＴＯ
等からなる透明導電膜を成膜し所定のパタニングを行な
って画素電極７４を形成する。
画素電極形成処理を説明する。工程Ｍにおいて、燐シリ
ケートガラス等により第一層間絶縁層７０を形成する。
次に画素トランジスタ７１のソース領域６６に連通する
様にコンタクトホールを開口する。続いて第一層間絶縁
層７０の上に１％程度のＳｉを含有したアルミニウム等
からなる金属配線層７２を形成し所定の配線パタニング
を行なう。さらに工程Ｎにおいて、第二層間絶縁層７３
を堆積した後、画素トランジスタ７１のドレイン領域６
７に連通する様にコンタクトホールを開口する。ＩＴＯ
等からなる透明導電膜を成膜し所定のパタニングを行な
って画素電極７４を形成する。
【００２５】なおこの後図示しないが石英基板５１と対
向基板を所定のギャップを介して接着し、両基板の間に
液晶層を封入してアクティブマトリクス型液晶表示装置
を完成する。又、図示しなかったが画素トランジスタの
形成と同時に、周辺の垂直走査回路及び水平駆動回路も
第一半導体層に集積形成される。
向基板を所定のギャップを介して接着し、両基板の間に
液晶層を封入してアクティブマトリクス型液晶表示装置
を完成する。又、図示しなかったが画素トランジスタの
形成と同時に、周辺の垂直走査回路及び水平駆動回路も
第一半導体層に集積形成される。
【００２６】
【発明の効果】以上に説明した様に、本発明によれば、
液晶画素と、この液晶画素に接続された画素トランジス
タと、前記液晶画素の電荷を保持する為の補助容量を備
えた液晶表示装置において、画素トランジスタのゲート
絶縁膜と補助容量の誘電体膜が絶縁薄膜を２層以上積層
して構成された同一構造の複合膜からなるとともに、補
助容量部の複合膜の少なくとも１層が画素トランジスタ
部の複合膜の１層より薄い事を特徴としている。かかる
構成により、画素トランジスタのゲート絶縁耐圧を維持
しつつ、補助容量の増加を図る事が可能になるという効
果がある。補助容量の増加により画素電位保持能力が高
くなり画像品位が改善できるという効果がある。さら
に、補助容量を減少させずに占有面積を縮小できるの
で、画素開口率を低下させる事なく高精細な液晶表示が
可能になるという効果がある。
液晶画素と、この液晶画素に接続された画素トランジス
タと、前記液晶画素の電荷を保持する為の補助容量を備
えた液晶表示装置において、画素トランジスタのゲート
絶縁膜と補助容量の誘電体膜が絶縁薄膜を２層以上積層
して構成された同一構造の複合膜からなるとともに、補
助容量部の複合膜の少なくとも１層が画素トランジスタ
部の複合膜の１層より薄い事を特徴としている。かかる
構成により、画素トランジスタのゲート絶縁耐圧を維持
しつつ、補助容量の増加を図る事が可能になるという効
果がある。補助容量の増加により画素電位保持能力が高
くなり画像品位が改善できるという効果がある。さら
に、補助容量を減少させずに占有面積を縮小できるの
で、画素開口率を低下させる事なく高精細な液晶表示が
可能になるという効果がある。
【図１】本発明にかかる液晶表示装置の一実施例を示す
模式的な断面図である。
模式的な断面図である。
【図２】ゲート絶縁膜及び誘電体膜を構成する複合膜の
構造を示す模式図である。
構造を示す模式図である。
【図３】複合誘電体膜を構成する層の膜厚と補助容量値
との関係を示すグラフである。
との関係を示すグラフである。
【図４】補助容量素子の占有面積と容量値との関係を示
すグラフである。
すグラフである。
【図５】補助容量値をパラメータとした画素電位保持率
の経時変化を示すグラフである。
の経時変化を示すグラフである。
【図６】本発明にかかる液晶表示装置の他の実施例を示
す断面図である。
す断面図である。
【図７】同じく別の実施例を示す断面図である。
【図８】さらに別の実施例を示す断面図である。
【図９】本発明にかかる液晶表示装置の製造方法を示す
工程図である。
工程図である。
【図１０】同じく製造方法を示す工程図である。
【図１１】同じく製造方法を示す工程図である。
【図１２】同じく製造方法を示す工程図である。
【図１３】従来のアクティブマトリクス型液晶表示装置
の一般的な構成を示す模式図である。
の一般的な構成を示す模式図である。
【図１４】従来の液晶表示装置の構造を示す断面図であ
る。
る。
１ 石英基板 ２ 半導体層 ３ 画素トランジスタ ４ 補助容量 ５ 第一層間絶縁層 ６ 金属配線層 ７ 第二層間絶縁層 ８ 画素電極 ９ 液晶層 ３１ ソース領域 ３２ ドレイン領域 ３４ チャネル領域 ３５ ゲート絶縁膜 ３６ ゲート電極 ４１ 第一電極 ４２ 誘電体膜 ４３ 第二電極 ４２１ 第一層 ４２２ 第二層 ４２３ 第三層
Claims (5)
- 【請求項１】 液晶画素と、この液晶画素に接続された
画素トランジスタと、前記液晶画素の電荷を保持する為
の補助容量を備えた液晶表示装置において、 前記画素トランジスタのゲート絶縁膜と補助容量の誘電
体膜が、絶縁薄膜を２層以上積層して構成された同一構
造の複合膜からなるとともに、前記補助容量部の複合膜
の少なくとも１層が前記画素トランジスタ部の複合膜の
１層より薄い事を特徴とする液晶表示装置。 - 【請求項２】 前記複合膜が酸化膜と窒化膜から構成さ
れている事を特徴とする請求項１記載の液晶表示装置。 - 【請求項３】 前記誘電体膜を構成する酸化膜が、前記
ゲート絶縁膜を構成する酸化膜より薄い事を特徴とする
請求項２記載の液晶表示装置。 - 【請求項４】 前記複合膜が酸化膜／窒化膜／酸化膜の
３層構造を有する事を特徴とする請求項２記載の液晶表
示装置。 - 【請求項５】 液晶画素と、この液晶画素を駆動する画
素トランジスタと、前記液晶画素の電荷を保持する為の
補助容量と、各画素トランジスタのゲート電極にゲート
パルスを印加し選択動作を行なう垂直走査回路と、選択
された画素トランジスタを介して画像信号を各液晶画素
に書き込む水平駆動回路を備えた液晶表示装置におい
て、 前記画素トランジスタのゲート絶縁膜と補助容量の誘電
体膜が、絶縁薄膜を２層以上積層して構成された同一構
造の複合膜からなるとともに、前記補助容量部の複合膜
の少なくとも１層が前記画素トランジスタ部の複合膜の
１層より薄い事を特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21550292A JPH0635004A (ja) | 1992-07-21 | 1992-07-21 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21550292A JPH0635004A (ja) | 1992-07-21 | 1992-07-21 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0635004A true JPH0635004A (ja) | 1994-02-10 |
Family
ID=16673462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21550292A Pending JPH0635004A (ja) | 1992-07-21 | 1992-07-21 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0635004A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5956103A (en) * | 1996-06-19 | 1999-09-21 | Sharp Kabushiki Kaisha | Active matrix substrate with the double layered structure |
| US6414345B1 (en) | 1994-06-13 | 2002-07-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including active matrix circuit |
| US6463775B1 (en) | 1999-05-27 | 2002-10-15 | Kawasaki Steel Corporation | Method and apparatus for detecting chattering in cold rolling mill |
| JP2002311453A (ja) * | 2001-04-11 | 2002-10-23 | Matsushita Electric Ind Co Ltd | 液晶表示装置及びその製造方法 |
| JP2007004118A (ja) * | 2005-05-26 | 2007-01-11 | Seiko Epson Corp | 電気光学装置及びこれを備えた電子機器 |
| US7227597B2 (en) | 1997-12-31 | 2007-06-05 | Samsung Electronics Co., Ltd. | Liquid crystal display having a source electrode and a metal pattern for a storage capacitor formed on an insulating substrate |
| KR100800947B1 (ko) * | 2001-12-18 | 2008-02-04 | 샤프 가부시키가이샤 | 박막 트랜지스터 기판 및 그 제조 방법 |
| JP2009210681A (ja) * | 2008-03-03 | 2009-09-17 | Mitsubishi Electric Corp | 表示装置及びその製造方法 |
-
1992
- 1992-07-21 JP JP21550292A patent/JPH0635004A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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