JP3070062B2 - 液晶表示装置及びその製造方法 - Google Patents
液晶表示装置及びその製造方法Info
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- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、アクティブマトリックス方式の液晶表示装
置及びその製造方法に関する。
置及びその製造方法に関する。
本発明は、薄膜トランジスタを用いたアクティブマト
リックス方式の液晶表示装置において、各画素の付加容
量を、その誘電体膜を薄膜トランジスタのゲート絶縁膜
より薄くして単位面積当りの容量が薄膜トランジスタの
単位面積当りのゲート容量より大となるように構成する
ことによって、液晶セルに印加される電圧の保持を確実
にすると共に薄膜トランジスタで構成される走査回路部
における入力容量を低減し、駆動電力の低減化を図るよ
うにしたものである。本発明は、薄膜トランジスタを用
いたアクティブマトリックス方式の液晶表示装置の製造
方法において、画素のスイッチング用薄膜トランジスタ
のチャネルと画素の付加容量の一方の電極となる互いに
連続した半導体薄膜及び走査回路部の薄膜トランジスタ
のチャネルとなる半導体薄膜を形成する工程と、スイッ
チング用薄膜トランジスタ及び走査回路部の薄膜トラン
ジスタのチャネルとなる半導体薄膜上と、上記一方の電
極となる半導体薄膜上に同じ膜厚のゲート絶縁膜を形成
する工程と、マスクを介して上記一方の電極となる半導
体薄膜上のゲート絶縁膜を選択エッチングして、ゲート
絶縁膜より薄い誘電体膜に形成する工程と、上記マスク
を用いて上記一方の電極となる半導体薄膜に不純物を導
入して一方に電極を形成する工程と、誘電体膜上に隣り
の薄膜トランジスタのゲート電極を構成する半導体薄膜
を延在して他方の電極を形成して上記付加容量を形成す
る工程を有することによって、駆動電力の小さい、且つ
液晶セルの電圧保持を確実にした液晶表示装置を省工程
で容易に製造できるようにしたものである。
リックス方式の液晶表示装置において、各画素の付加容
量を、その誘電体膜を薄膜トランジスタのゲート絶縁膜
より薄くして単位面積当りの容量が薄膜トランジスタの
単位面積当りのゲート容量より大となるように構成する
ことによって、液晶セルに印加される電圧の保持を確実
にすると共に薄膜トランジスタで構成される走査回路部
における入力容量を低減し、駆動電力の低減化を図るよ
うにしたものである。本発明は、薄膜トランジスタを用
いたアクティブマトリックス方式の液晶表示装置の製造
方法において、画素のスイッチング用薄膜トランジスタ
のチャネルと画素の付加容量の一方の電極となる互いに
連続した半導体薄膜及び走査回路部の薄膜トランジスタ
のチャネルとなる半導体薄膜を形成する工程と、スイッ
チング用薄膜トランジスタ及び走査回路部の薄膜トラン
ジスタのチャネルとなる半導体薄膜上と、上記一方の電
極となる半導体薄膜上に同じ膜厚のゲート絶縁膜を形成
する工程と、マスクを介して上記一方の電極となる半導
体薄膜上のゲート絶縁膜を選択エッチングして、ゲート
絶縁膜より薄い誘電体膜に形成する工程と、上記マスク
を用いて上記一方の電極となる半導体薄膜に不純物を導
入して一方に電極を形成する工程と、誘電体膜上に隣り
の薄膜トランジスタのゲート電極を構成する半導体薄膜
を延在して他方の電極を形成して上記付加容量を形成す
る工程を有することによって、駆動電力の小さい、且つ
液晶セルの電圧保持を確実にした液晶表示装置を省工程
で容易に製造できるようにしたものである。
アクティブマトリックス方式の液晶表示装置における
１画素の構成は、第５図の等価回路図で示すように、液
晶セル（１）に対して１つのスイッチング用薄膜トラン
ジスタ（２）と付加容量Csを有し、薄膜トランジスタ
（２）のソースが信号線（３）に接続され、ドレインが
液晶セル（１）の透明画素電極に接続され、ゲートが選
択線（４）に接続されて成る。具体的構造は、第６図に
示すようにガラス等からなる透明の絶縁基板（５）上に
スイッチング用薄膜トランジスタ（２）のチャンネルを
構成する第１層目の多結晶シリコン膜（６）が形成さ
れ、この多結晶シリコン膜（６）上にゲート絶縁膜
（７）を介して第２層目の多結晶シリコン膜によるゲー
ト電極（８）が形成され、ゲート部を挟んでソース領域
（6S）及びドレイン領域（6D）が形成される。ゲート電
極（８）は選択線（４）と共用される。ゲート電極
（８）を覆うように全面に第１の絶縁膜（９）が形成さ
れ、第１の絶縁膜（９）のコンタクトホールを介して例
えばAlによる信号線（３）がソース領域（6S）に接続さ
れる。さらに全面に第２の絶縁膜（10）が被着形成さ
れ、この第２の絶縁膜（10）上に例えばITO（酸化イン
ジウム錫）膜による透明画素電極（11）が形成され、そ
の一部が第１及び第２の絶縁膜（９）及び（10）を通し
て形成したコンタクトホールを介して薄膜トランジスタ
（２）のドレイン領域（6D）に接続される。そして、内
面に配線部分（選択線（４）、信号線（３）等が存在す
る部分）及び薄膜トランジスタ（２）に対応する箇所に
光遮蔽層（12）が形成され、光遮蔽層（12）を含む全面
に対向電極（13）が形成されたガラス等からなるもう一
方の透明絶縁基板（14）が絶縁基板（５）に対向して配
され、両基板（５）及び（14）間に液晶層（15）が封入
されて形成される。
１画素の構成は、第５図の等価回路図で示すように、液
晶セル（１）に対して１つのスイッチング用薄膜トラン
ジスタ（２）と付加容量Csを有し、薄膜トランジスタ
（２）のソースが信号線（３）に接続され、ドレインが
液晶セル（１）の透明画素電極に接続され、ゲートが選
択線（４）に接続されて成る。具体的構造は、第６図に
示すようにガラス等からなる透明の絶縁基板（５）上に
スイッチング用薄膜トランジスタ（２）のチャンネルを
構成する第１層目の多結晶シリコン膜（６）が形成さ
れ、この多結晶シリコン膜（６）上にゲート絶縁膜
（７）を介して第２層目の多結晶シリコン膜によるゲー
ト電極（８）が形成され、ゲート部を挟んでソース領域
（6S）及びドレイン領域（6D）が形成される。ゲート電
極（８）は選択線（４）と共用される。ゲート電極
（８）を覆うように全面に第１の絶縁膜（９）が形成さ
れ、第１の絶縁膜（９）のコンタクトホールを介して例
えばAlによる信号線（３）がソース領域（6S）に接続さ
れる。さらに全面に第２の絶縁膜（10）が被着形成さ
れ、この第２の絶縁膜（10）上に例えばITO（酸化イン
ジウム錫）膜による透明画素電極（11）が形成され、そ
の一部が第１及び第２の絶縁膜（９）及び（10）を通し
て形成したコンタクトホールを介して薄膜トランジスタ
（２）のドレイン領域（6D）に接続される。そして、内
面に配線部分（選択線（４）、信号線（３）等が存在す
る部分）及び薄膜トランジスタ（２）に対応する箇所に
光遮蔽層（12）が形成され、光遮蔽層（12）を含む全面
に対向電極（13）が形成されたガラス等からなるもう一
方の透明絶縁基板（14）が絶縁基板（５）に対向して配
され、両基板（５）及び（14）間に液晶層（15）が封入
されて形成される。
付加容量Csは図示せざるも、薄膜トランジスタ（２）
のチャンネルを構成する第１層目の多結晶シリコン膜と
選択線（４）と共用するゲート電極（８）（第５図では
隣りの選択線（４））を構成する第２層目の多結晶シリ
コン膜を両電極とし、その間の絶縁膜（一般的には薄膜
トランジスタ（２）のゲート絶縁膜（７）と同じ絶縁
膜）を誘電体膜として構成される。この付加容量Csは液
晶セル（１）に印加される電圧を保持するのが目的であ
るために、出来るだけ容量は大きい方が良い。
のチャンネルを構成する第１層目の多結晶シリコン膜と
選択線（４）と共用するゲート電極（８）（第５図では
隣りの選択線（４））を構成する第２層目の多結晶シリ
コン膜を両電極とし、その間の絶縁膜（一般的には薄膜
トランジスタ（２）のゲート絶縁膜（７）と同じ絶縁
膜）を誘電体膜として構成される。この付加容量Csは液
晶セル（１）に印加される電圧を保持するのが目的であ
るために、出来るだけ容量は大きい方が良い。
一方、多結晶シリコン膜による薄膜トランジスタを用
いたアクティブマトリックス方式の液晶表示装置では、
透明画素電極（11）及びスイッチング用薄膜トランジス
タ（２）が形成された同一の基板（５）上に水平及び垂
直の走査回路を一体に形成することが一般的に行われて
いる。
いたアクティブマトリックス方式の液晶表示装置では、
透明画素電極（11）及びスイッチング用薄膜トランジス
タ（２）が形成された同一の基板（５）上に水平及び垂
直の走査回路を一体に形成することが一般的に行われて
いる。
上述の走査回路部を同一の基板（５）上に形成したア
クティブマトリックス方式の液晶表示装置におていは、
画素のスイッチングトランジスタ（２）と走査回路部が
同一の薄膜トランジスタによって構成される。ここで、
走査回路部は外部からの信号入力部となるために、トラ
ンジスタの入力容量（ゲート容量）は小さい方が駆動電
力が小さくてよいので望ましい。しかし、入力容量を小
さくするように薄膜トランジスタを形成した場合、之と
同じ工程で作られる画素の付加容量Csが容量的に制約を
受けることになる。
クティブマトリックス方式の液晶表示装置におていは、
画素のスイッチングトランジスタ（２）と走査回路部が
同一の薄膜トランジスタによって構成される。ここで、
走査回路部は外部からの信号入力部となるために、トラ
ンジスタの入力容量（ゲート容量）は小さい方が駆動電
力が小さくてよいので望ましい。しかし、入力容量を小
さくするように薄膜トランジスタを形成した場合、之と
同じ工程で作られる画素の付加容量Csが容量的に制約を
受けることになる。
本発明は、上述の点に鑑み、走査回路部における薄膜
トランジスタの入力容量を小さくし、しかも、画素の付
加容量を大きくして、駆動電力の低減化と液晶セルの電
圧保持を可能にした液晶表示装置及びその製造方法を提
供するものである。
トランジスタの入力容量を小さくし、しかも、画素の付
加容量を大きくして、駆動電力の低減化と液晶セルの電
圧保持を可能にした液晶表示装置及びその製造方法を提
供するものである。
本発明の液晶表示装置は、アクティブマトリックス方
式の液晶表示装置であって、液晶画素のスイッチング用
薄膜トランジスタ（２）と、走査回路部の薄膜トランジ
スタ（23）が同一の構成を有し、各液晶画素の付加容量
Csは、一方の電極（25）がスイッチング用薄膜トランジ
スタ（２）のチャネルを構成する半導体薄膜（24）を延
在して形成され、他方の電極（27）が隣りのスイッチン
グ用薄膜トランジスタ（２）のゲート電極（８）を構成
する半導体薄膜を延在して形成され、両電極（25）及び
（27）間に走査回路部の薄膜トランジスタ（23）のゲー
ト絶縁膜（７）より薄い誘電体膜（26）を有して、付加
容量Csの単位面積当たりの容量が走査回路部の薄膜トラ
ンジスタ（23）の単位面積当たりのゲート容量より大と
なるように構成される。
式の液晶表示装置であって、液晶画素のスイッチング用
薄膜トランジスタ（２）と、走査回路部の薄膜トランジ
スタ（23）が同一の構成を有し、各液晶画素の付加容量
Csは、一方の電極（25）がスイッチング用薄膜トランジ
スタ（２）のチャネルを構成する半導体薄膜（24）を延
在して形成され、他方の電極（27）が隣りのスイッチン
グ用薄膜トランジスタ（２）のゲート電極（８）を構成
する半導体薄膜を延在して形成され、両電極（25）及び
（27）間に走査回路部の薄膜トランジスタ（23）のゲー
ト絶縁膜（７）より薄い誘電体膜（26）を有して、付加
容量Csの単位面積当たりの容量が走査回路部の薄膜トラ
ンジスタ（23）の単位面積当たりのゲート容量より大と
なるように構成される。
本発明の液晶表示装置の製造方法は、アクティブマト
リックス方式の液晶表示装置の製造方法であって、液晶
画素のスイッチング用薄膜トランジスタ（２）のチャネ
ルと液晶画素の付加容量の一方の電極（25）となる互い
に連続した半導体薄膜（24）と、走査回路部の薄膜トラ
ンジスタ（23）のチャネルとなる半導体薄膜（24）を形
成する工程と、スイッチング用薄膜トランジスタ（２）
及び走査回路部の薄膜トランジスタ（23）のチャネルと
なる半導体薄膜（24）上と、一方の電極（25）となる半
導体薄膜上に同じ膜厚t1のゲート絶縁膜（７）を形成す
る工程と、マスク（33）を介して一方の電極（25）とな
る半導体薄膜上のゲート絶縁膜（７）を選択エッチング
して、ゲート絶縁膜（７）より薄い誘電体膜（26）に形
成する工程と、同じマスク（33）を用いて一方の電極
（25）となる半導体薄膜に不純物を導入して一方に電極
（25）を形成する工程と、誘電体膜（26）上に、隣りの
薄膜トランジスタ（２）のゲート電極（８）を構成する
半導体薄膜を延在して他方の電極（27）を形成して付加
容量Csを形成する工程を有する。
リックス方式の液晶表示装置の製造方法であって、液晶
画素のスイッチング用薄膜トランジスタ（２）のチャネ
ルと液晶画素の付加容量の一方の電極（25）となる互い
に連続した半導体薄膜（24）と、走査回路部の薄膜トラ
ンジスタ（23）のチャネルとなる半導体薄膜（24）を形
成する工程と、スイッチング用薄膜トランジスタ（２）
及び走査回路部の薄膜トランジスタ（23）のチャネルと
なる半導体薄膜（24）上と、一方の電極（25）となる半
導体薄膜上に同じ膜厚t1のゲート絶縁膜（７）を形成す
る工程と、マスク（33）を介して一方の電極（25）とな
る半導体薄膜上のゲート絶縁膜（７）を選択エッチング
して、ゲート絶縁膜（７）より薄い誘電体膜（26）に形
成する工程と、同じマスク（33）を用いて一方の電極
（25）となる半導体薄膜に不純物を導入して一方に電極
（25）を形成する工程と、誘電体膜（26）上に、隣りの
薄膜トランジスタ（２）のゲート電極（８）を構成する
半導体薄膜を延在して他方の電極（27）を形成して付加
容量Csを形成する工程を有する。
本発明の液晶表示装置によれば、各液晶画素の付加容
量Csとしては薄膜トランジスタ（２），（23）のゲート
絶縁膜（７）より薄い誘電体膜（26）を有して構成され
るので、容量の大きい付加容量が得られ、液晶セルに印
加される電圧が確実に保持される。
量Csとしては薄膜トランジスタ（２），（23）のゲート
絶縁膜（７）より薄い誘電体膜（26）を有して構成され
るので、容量の大きい付加容量が得られ、液晶セルに印
加される電圧が確実に保持される。
一方、走査回路部の薄膜トランジスタ（23）ではその
ゲート絶縁膜（７）が付加容量Csの誘電体膜（26）より
厚く形成されるので、ゲート容量が小さい薄膜トランジ
スタ（23）が得られ、走査回路部における入力容量が低
減され、駆動電力の低減が図れる。
ゲート絶縁膜（７）が付加容量Csの誘電体膜（26）より
厚く形成されるので、ゲート容量が小さい薄膜トランジ
スタ（23）が得られ、走査回路部における入力容量が低
減され、駆動電力の低減が図れる。
付加容量Csの一方の電極（25）がスイッチング用薄膜
トランジスタ（２）のチャネルを構成する半導体薄膜
（24）を延在して形成され、他方の電極（27）が隣りの
スイッチング用薄膜トランジスタ（２）のゲート電極
（８）を構成する半導体薄膜を延在して形成されるの
で、成膜、配線の削減が可能となる。
トランジスタ（２）のチャネルを構成する半導体薄膜
（24）を延在して形成され、他方の電極（27）が隣りの
スイッチング用薄膜トランジスタ（２）のゲート電極
（８）を構成する半導体薄膜を延在して形成されるの
で、成膜、配線の削減が可能となる。
付加容量Csの両電極（25），（27）が半導体薄膜で形
成されるので、電極（25），（27）と酸化シリコン膜、
窒化シリコン膜等による誘電体膜（26）の相性が良くな
り、界面が安定して容量変動も生じにくくなり、誘電体
膜の薄膜が可能になる。
成されるので、電極（25），（27）と酸化シリコン膜、
窒化シリコン膜等による誘電体膜（26）の相性が良くな
り、界面が安定して容量変動も生じにくくなり、誘電体
膜の薄膜が可能になる。
本発明の液晶表示装置の製造方法によれば、容量を大
きくした液晶画素の付加容量Csと、ゲート容量を小さく
した薄膜トランジスタ（２），（23）を同じ工程で形成
できる。
きくした液晶画素の付加容量Csと、ゲート容量を小さく
した薄膜トランジスタ（２），（23）を同じ工程で形成
できる。
付加容量の両電極（25），（27）がスイッチング用薄
膜トランジスタのチャネルを構成する半導体薄膜及びゲ
ート電極を構成する半導体薄膜を延在して形成するの
で、付加容量Csの成膜工程、配線工程が削減される。
膜トランジスタのチャネルを構成する半導体薄膜及びゲ
ート電極を構成する半導体薄膜を延在して形成するの
で、付加容量Csの成膜工程、配線工程が削減される。
付加容量の誘電体膜（26）を選択エッチングで薄くし
た後、同じマスク（33）を用いて一方の電極（25）とな
る半導体薄膜に不純物を導入して低抵抗の半導体薄膜を
得る工程を有するので、付加容量Csの電位を自由に設定
できる。
た後、同じマスク（33）を用いて一方の電極（25）とな
る半導体薄膜に不純物を導入して低抵抗の半導体薄膜を
得る工程を有するので、付加容量Csの電位を自由に設定
できる。
以下、図面を参照して本発明によるアクティブマトリ
ックス方式の液晶表示装置の実施例を説明する。
ックス方式の液晶表示装置の実施例を説明する。
第１図は、本発明に係るアクティブマトリックス方式
の液晶表示装置の要部、即ち同一の基板上に透明画素電
極、スイッチング用薄膜トランジスタ、付加容量、走査
回路部等が集積された所謂アクティブマトリックス基板
を示す一例である。
の液晶表示装置の要部、即ち同一の基板上に透明画素電
極、スイッチング用薄膜トランジスタ、付加容量、走査
回路部等が集積された所謂アクティブマトリックス基板
を示す一例である。
第１図において、（５）はガラス等からなる透明の絶
縁基板を示し、この基板（５）上に画素形成部（21）に
おいてスイッチング用薄膜トランジスタ（２）、付加容
量Cs及び図示せざるも透明画素電極が形成されると共
に、周辺の走査回路形成部（22）において走査回路部を
構成する薄膜トランジスタ（23）が形成されて成る。し
かして、スイッチング用薄膜トランジスタ（２）は基板
（５）上にチャンネル及びソース領域（6S）、ドレイン
領域（6D）を構成する第１層目の多結晶シリコン膜（2
4）を有し、その上に所要の膜厚t1のゲート絶縁膜
（７）を介して第２層目の多結晶シリコン膜によるゲー
ト電極（８）（ここでは選択線（４）と共用している）
を形成して構成する。付加容量Csは薄膜トランジスタ
（２）のドレイン領域（6D）と連続するように之と一体
に形成した多結晶シリコン膜を一方の電極（25）とし
て、この電極（25）上に薄膜トランジスタ（２）のゲー
ト絶縁膜（７）より薄い膜厚t2（＜t1）の誘電体膜（2
6）を介してゲート電極（８）を構成する第２層目の多
結晶シリコン膜からなる他方の電極（27）を形成して構
成する。本例では、他方の電極（27）は垂直方向に関す
る隣りの選択線（ゲート電極）に対応している。
縁基板を示し、この基板（５）上に画素形成部（21）に
おいてスイッチング用薄膜トランジスタ（２）、付加容
量Cs及び図示せざるも透明画素電極が形成されると共
に、周辺の走査回路形成部（22）において走査回路部を
構成する薄膜トランジスタ（23）が形成されて成る。し
かして、スイッチング用薄膜トランジスタ（２）は基板
（５）上にチャンネル及びソース領域（6S）、ドレイン
領域（6D）を構成する第１層目の多結晶シリコン膜（2
4）を有し、その上に所要の膜厚t1のゲート絶縁膜
（７）を介して第２層目の多結晶シリコン膜によるゲー
ト電極（８）（ここでは選択線（４）と共用している）
を形成して構成する。付加容量Csは薄膜トランジスタ
（２）のドレイン領域（6D）と連続するように之と一体
に形成した多結晶シリコン膜を一方の電極（25）とし
て、この電極（25）上に薄膜トランジスタ（２）のゲー
ト絶縁膜（７）より薄い膜厚t2（＜t1）の誘電体膜（2
6）を介してゲート電極（８）を構成する第２層目の多
結晶シリコン膜からなる他方の電極（27）を形成して構
成する。本例では、他方の電極（27）は垂直方向に関す
る隣りの選択線（ゲート電極）に対応している。
一方、走査回路部を構成する薄膜トランジスタ（23）
は、トランジスタ用薄膜トランジスタ（２）と同一に構
成するもので、図示のようにチャンネル及びソース領域
（6S）、ドレイン領域（6D）を構成する第１層目の多結
晶シリコン膜（24）上にスイッチング用薄膜トランジス
タ（２）と同一の膜厚t1のゲート絶縁膜（７）を介して
第２層目の多結晶シリコン膜によるゲート電極（８）を
形成して構成する。このようにしてアクティブマトリッ
クス基板（29）を構成する。この後は、通常のようにこ
のアクティブマトリックス基板（29）に対向して第６図
で示すと同じように光遮蔽層、対向電極を有するもう一
方のガラス等からなる透明の絶縁基板を配し、その間に
液晶層を封入して液晶表示装置を構成する。
は、トランジスタ用薄膜トランジスタ（２）と同一に構
成するもので、図示のようにチャンネル及びソース領域
（6S）、ドレイン領域（6D）を構成する第１層目の多結
晶シリコン膜（24）上にスイッチング用薄膜トランジス
タ（２）と同一の膜厚t1のゲート絶縁膜（７）を介して
第２層目の多結晶シリコン膜によるゲート電極（８）を
形成して構成する。このようにしてアクティブマトリッ
クス基板（29）を構成する。この後は、通常のようにこ
のアクティブマトリックス基板（29）に対向して第６図
で示すと同じように光遮蔽層、対向電極を有するもう一
方のガラス等からなる透明の絶縁基板を配し、その間に
液晶層を封入して液晶表示装置を構成する。
次に、かかるアクティブマトリックス基板（29）の製
法例を第２図〜第４図に示す。
法例を第２図〜第４図に示す。
第２図の例は、先ず第２図Ａに示すように、ガラス等
の絶縁基板（５）上に第１の多結晶シリコン膜を形成
し、之をパターニングして画素形成部（21）においてス
イッチング用薄膜トランジスタのチャンネルと付加容量
の一方の電極となる互に連続した共通の多結晶シリコン
膜（241）を形成し、周辺部において走査回路部の薄膜
トランジスタのチャンネルを構成する多結晶シリコン膜
（242）を形成する。そして、両多結晶シリコン膜（2
41）及び（242）上に、ゲート絶縁膜となる所要の膜厚t
1のSiO2膜（32）を被着形成する。次に、第２図Ｂに示
すように、レジストマスク（33）を介して付加容量に対
応する部分のSiO2膜（32）を一部選択エッチングしてSi
O2膜（32）よりなるゲート絶縁膜（７）の膜厚t1より薄
い膜厚t2のSiO2膜（32）よりなる誘電体膜（26）を形成
する。次いでレジストマスク（33）をそのままにして誘
電体膜（26）直下の多結晶シリコン膜（30）に例えばAs
+（35）を選択的にイオン注入して付加容量の一方の電
極（25）を形成する。次に、第２図Ｃに示すように、レ
ジストマスク（33）を除去した後、全面に第２の多結晶
シリコン膜（34）を形成する。次に、第２図Ｄに示すよ
うに第２の多結晶シリコン膜（34）をパターニングし
て、付加容量の他方の電極（27）と、スイッチング用の
薄膜トランジスタ（２）のゲート電極（８）と、走査回
路部の薄膜トランジスタ（23）のゲート電極（８）を形
成する。次に、これら他方の電極（27）、両ゲート電極
（８）をマスクとして例えばAs+（36）をイオン注入し
てスイッチング用の薄膜トランジスタ（２）のソース領
域（6S）及びドレイン領域（6D）を形成すると共に、走
査回路部の薄膜トランジスタ（23）のソース領域（6S）
及びドレイン領域（6D）を形成する。
の絶縁基板（５）上に第１の多結晶シリコン膜を形成
し、之をパターニングして画素形成部（21）においてス
イッチング用薄膜トランジスタのチャンネルと付加容量
の一方の電極となる互に連続した共通の多結晶シリコン
膜（241）を形成し、周辺部において走査回路部の薄膜
トランジスタのチャンネルを構成する多結晶シリコン膜
（242）を形成する。そして、両多結晶シリコン膜（2
41）及び（242）上に、ゲート絶縁膜となる所要の膜厚t
1のSiO2膜（32）を被着形成する。次に、第２図Ｂに示
すように、レジストマスク（33）を介して付加容量に対
応する部分のSiO2膜（32）を一部選択エッチングしてSi
O2膜（32）よりなるゲート絶縁膜（７）の膜厚t1より薄
い膜厚t2のSiO2膜（32）よりなる誘電体膜（26）を形成
する。次いでレジストマスク（33）をそのままにして誘
電体膜（26）直下の多結晶シリコン膜（30）に例えばAs
+（35）を選択的にイオン注入して付加容量の一方の電
極（25）を形成する。次に、第２図Ｃに示すように、レ
ジストマスク（33）を除去した後、全面に第２の多結晶
シリコン膜（34）を形成する。次に、第２図Ｄに示すよ
うに第２の多結晶シリコン膜（34）をパターニングし
て、付加容量の他方の電極（27）と、スイッチング用の
薄膜トランジスタ（２）のゲート電極（８）と、走査回
路部の薄膜トランジスタ（23）のゲート電極（８）を形
成する。次に、これら他方の電極（27）、両ゲート電極
（８）をマスクとして例えばAs+（36）をイオン注入し
てスイッチング用の薄膜トランジスタ（２）のソース領
域（6S）及びドレイン領域（6D）を形成すると共に、走
査回路部の薄膜トランジスタ（23）のソース領域（6S）
及びドレイン領域（6D）を形成する。
これによって、同一の膜厚t1のゲート絶縁膜（７）を
有したスイッチング用薄膜トランジスタ（２）及び走査
回路部の薄膜トランジスタ（23）と、ゲート絶縁膜
（７）より薄い膜厚t2の誘電体膜（26）と之を挟む多結
晶シリコン膜による両電極（25）及び（27）とからなる
付加容量Csが形成された目的のアクティブマトリックス
基板（29）が得られる。
有したスイッチング用薄膜トランジスタ（２）及び走査
回路部の薄膜トランジスタ（23）と、ゲート絶縁膜
（７）より薄い膜厚t2の誘電体膜（26）と之を挟む多結
晶シリコン膜による両電極（25）及び（27）とからなる
付加容量Csが形成された目的のアクティブマトリックス
基板（29）が得られる。
第３図の例は、先ず第３図Ａに示すように基板（５）
上に第２図と同様に多結晶シリコン膜（241）及び（2
42）を形成した後、両多結晶シリコン膜（241）及び（2
42）上にゲート絶縁膜となる所要の膜厚t1の３層構造の
絶縁膜即ちSiO2膜（38）、Si3N4膜（39）及びSiO2膜（4
0）を被着形成する。次に、第３図Ｂに示すように、レ
ジストマスク（33）を介して付加容量に対応する部分の
例えば３層目のSiO2膜（40）のみを選択的にエッチング
除去して３層構造によるゲート絶縁膜（７）の膜厚t1よ
り薄い膜厚t2のSiO2膜（38）とSi3N4膜（39）の２層構
造による誘電体膜（26）を形成する。次いで誘電体膜
（26）直下の多結晶シリコン膜に例えばAs+（35）をイ
オン注入して付加容量の一方の電極（25）を形成する。
次に、第３図Ｃに示すように、レジストマスク（33）を
除去した後、全面に第２の多結晶シリコン膜（34）を形
成する。次に、第３図Ｄに示すように第２の多結晶シリ
コン膜（34）をパターニングして付加容量の他方の電極
（27）と、スイッチング用の薄膜トランジスタ（２）の
ゲート電極（８）と、走査回路部の薄膜トランジスタの
ゲート電極（８）を形成する。そして、これら電極（2
7）及び両ゲート電極（８）をマスクとして例えばAs
+（36）をイオン注入してスイッチング用薄膜トランジ
スタ（２）のソース領域（6S）及びドレイン領域（6D）
を形成すると共に、走査回路部の薄膜トランジスタ（2
3）のソース領域（6S）及びドレイン領域（6D）を形成
する。
上に第２図と同様に多結晶シリコン膜（241）及び（2
42）を形成した後、両多結晶シリコン膜（241）及び（2
42）上にゲート絶縁膜となる所要の膜厚t1の３層構造の
絶縁膜即ちSiO2膜（38）、Si3N4膜（39）及びSiO2膜（4
0）を被着形成する。次に、第３図Ｂに示すように、レ
ジストマスク（33）を介して付加容量に対応する部分の
例えば３層目のSiO2膜（40）のみを選択的にエッチング
除去して３層構造によるゲート絶縁膜（７）の膜厚t1よ
り薄い膜厚t2のSiO2膜（38）とSi3N4膜（39）の２層構
造による誘電体膜（26）を形成する。次いで誘電体膜
（26）直下の多結晶シリコン膜に例えばAs+（35）をイ
オン注入して付加容量の一方の電極（25）を形成する。
次に、第３図Ｃに示すように、レジストマスク（33）を
除去した後、全面に第２の多結晶シリコン膜（34）を形
成する。次に、第３図Ｄに示すように第２の多結晶シリ
コン膜（34）をパターニングして付加容量の他方の電極
（27）と、スイッチング用の薄膜トランジスタ（２）の
ゲート電極（８）と、走査回路部の薄膜トランジスタの
ゲート電極（８）を形成する。そして、これら電極（2
7）及び両ゲート電極（８）をマスクとして例えばAs
+（36）をイオン注入してスイッチング用薄膜トランジ
スタ（２）のソース領域（6S）及びドレイン領域（6D）
を形成すると共に、走査回路部の薄膜トランジスタ（2
3）のソース領域（6S）及びドレイン領域（6D）を形成
する。
この製法においても膜厚t1のゲート絶縁膜（８）を有
するスイッチング用薄膜トランジスタ（２）及び走査回
路部の薄膜トランジスタ（23）と、また、ゲート絶縁膜
（７）より薄い誘電体膜（26）を有する付加容量Csが形
成されたアクティブマトリックス基板（29）が得られ
る。
するスイッチング用薄膜トランジスタ（２）及び走査回
路部の薄膜トランジスタ（23）と、また、ゲート絶縁膜
（７）より薄い誘電体膜（26）を有する付加容量Csが形
成されたアクティブマトリックス基板（29）が得られ
る。
第４図の例は、先ず第４図Ａ及びＢに示すように、基
板（５）上に上例と同じように多結晶シリコン膜（2
41）及び（242）を形成し、両多結晶シリコン膜（241）
及び（242）上に全面均一にゲート絶縁膜となる所要の
膜厚のSiO2膜（42）を形成する。そして、レジストマス
ク（33）を介して付加容量に対応する部分のSiO2膜（4
2）を選択エッチングして薄くし、その薄いSiO2膜（4
2）直下に例えばAs+（35）をイオン注入して付加容量の
一方の電極（25）を形成する。次に、第４図Ｃに示すよ
うにSiO2膜（42）上に順次Si3N4膜（43）及びSiO2膜（4
4）を被着形成する。これによって３層構造による膜厚t
1のゲート絶縁膜（７）が形成されると共に、同じ３層
構造であるもゲート絶縁膜（７）より薄い膜厚t2の誘電
体膜（26）が形成される。そして、この上に全面に第２
の多結晶シリコン膜（34）を形成する。次いで、第４図
Ｄに示すように、第２の多結晶シリコン膜（34）をパタ
ーニングし、付加容量Csの他方の電極（27）と、スイッ
チング用の薄膜トランジスタ（２）のゲート電極（８）
と、走査回路部の薄膜トランジスタ（23）のゲート電極
（８）を形成する。次で、As+（36）をイオン注入して
スイッチング用薄膜トランジスタ（２）のソース領域
（6S）及びドレイン領域（6D）を形成すると共に、走査
回路部の薄膜トランジスタ（23）のソース領域（6S）及
びドレイン領域（6D）を形成する。この製法においても
膜厚t1のゲート絶縁膜（８）を有するスイッチング用薄
膜トランジスタ（２）及び走査回路部の薄膜トランジス
タ（23）と、薄い膜t2の誘電体膜（26）を有する付加容
量Csが形成された目的のアクティブマトリックス基板
（29）が得られる。
板（５）上に上例と同じように多結晶シリコン膜（2
41）及び（242）を形成し、両多結晶シリコン膜（241）
及び（242）上に全面均一にゲート絶縁膜となる所要の
膜厚のSiO2膜（42）を形成する。そして、レジストマス
ク（33）を介して付加容量に対応する部分のSiO2膜（4
2）を選択エッチングして薄くし、その薄いSiO2膜（4
2）直下に例えばAs+（35）をイオン注入して付加容量の
一方の電極（25）を形成する。次に、第４図Ｃに示すよ
うにSiO2膜（42）上に順次Si3N4膜（43）及びSiO2膜（4
4）を被着形成する。これによって３層構造による膜厚t
1のゲート絶縁膜（７）が形成されると共に、同じ３層
構造であるもゲート絶縁膜（７）より薄い膜厚t2の誘電
体膜（26）が形成される。そして、この上に全面に第２
の多結晶シリコン膜（34）を形成する。次いで、第４図
Ｄに示すように、第２の多結晶シリコン膜（34）をパタ
ーニングし、付加容量Csの他方の電極（27）と、スイッ
チング用の薄膜トランジスタ（２）のゲート電極（８）
と、走査回路部の薄膜トランジスタ（23）のゲート電極
（８）を形成する。次で、As+（36）をイオン注入して
スイッチング用薄膜トランジスタ（２）のソース領域
（6S）及びドレイン領域（6D）を形成すると共に、走査
回路部の薄膜トランジスタ（23）のソース領域（6S）及
びドレイン領域（6D）を形成する。この製法においても
膜厚t1のゲート絶縁膜（８）を有するスイッチング用薄
膜トランジスタ（２）及び走査回路部の薄膜トランジス
タ（23）と、薄い膜t2の誘電体膜（26）を有する付加容
量Csが形成された目的のアクティブマトリックス基板
（29）が得られる。
上述の構成の液晶表示装置によれば、そのアクティブ
マトリックス基板において、水平と垂直の走査回路を構
成する薄膜トランジスタ（23）では所要の膜厚t1のゲー
ト絶縁膜（７）を形成することによって、ゲート容量即
ち入力容量を小さくすることができ、駆動電力を小さく
することができる。
マトリックス基板において、水平と垂直の走査回路を構
成する薄膜トランジスタ（23）では所要の膜厚t1のゲー
ト絶縁膜（７）を形成することによって、ゲート容量即
ち入力容量を小さくすることができ、駆動電力を小さく
することができる。
また、SiO2膜、Si3N4膜を誘電体膜（26）とし、薄膜
トランジスタのチャネルを構成する多結晶シリコン膜
（24）及びゲート電極（８）を構成する多結晶シリコン
膜を電極（25）及び（27）として付加容量Csを構成する
ので、誘電体膜（26）と電極（25），（27）の相性は良
く、誘電体膜（26）と電極（25），（27）の界面で不要
な準位が発生しにくく、界面が安定し、不要準位に電荷
がトラップされたチャージアップによる容量変動が生じ
にくくなる。従って、界面の不要準位による容量変動が
生じない分、誘電体膜（26）をより薄くすることがで
き、入力容量を小さくできる。
トランジスタのチャネルを構成する多結晶シリコン膜
（24）及びゲート電極（８）を構成する多結晶シリコン
膜を電極（25）及び（27）として付加容量Csを構成する
ので、誘電体膜（26）と電極（25），（27）の相性は良
く、誘電体膜（26）と電極（25），（27）の界面で不要
な準位が発生しにくく、界面が安定し、不要準位に電荷
がトラップされたチャージアップによる容量変動が生じ
にくくなる。従って、界面の不要準位による容量変動が
生じない分、誘電体膜（26）をより薄くすることがで
き、入力容量を小さくできる。
一方、画素部の付加容量Csでは、薄膜トランジスタ
（23）（２）と同一の工程で形成するも、誘電体膜（2
6）がゲート絶縁膜（７）より薄いことによって、単位
面積当りの容量がゲート容量のそれより大きくなり、従
って容量値の大きな付加容量Csが得られ、液晶セルに印
加される電圧の保持が確実になり、結果として画質向上
が図れる。
（23）（２）と同一の工程で形成するも、誘電体膜（2
6）がゲート絶縁膜（７）より薄いことによって、単位
面積当りの容量がゲート容量のそれより大きくなり、従
って容量値の大きな付加容量Csが得られ、液晶セルに印
加される電圧の保持が確実になり、結果として画質向上
が図れる。
本発明に係る液晶表示装置によれば、走査回路部の入
力容量を小さくし、画素部の付加容量を大きくすること
ができる。従って、駆動電力を低減できると共に、液晶
セルの電圧保持を確実にしたアクティブマトリックス方
式の液晶表示装置を得ることができる。付加容量Csにお
いては、容量変動を生じさせることなく誘電体膜を薄く
形成でき、高容量化することができる。また、付加容量
Csの成膜、接続配線が必要なくなり、液晶表示装置の構
成の簡単化及び製造コスト低減を図ることができる。
力容量を小さくし、画素部の付加容量を大きくすること
ができる。従って、駆動電力を低減できると共に、液晶
セルの電圧保持を確実にしたアクティブマトリックス方
式の液晶表示装置を得ることができる。付加容量Csにお
いては、容量変動を生じさせることなく誘電体膜を薄く
形成でき、高容量化することができる。また、付加容量
Csの成膜、接続配線が必要なくなり、液晶表示装置の構
成の簡単化及び製造コスト低減を図ることができる。
本発明に係る液晶表示装置の製造方法によれば、容量
を大きくした画素部の付加容量と、ゲート容量を小さく
した薄膜トランジスタを同じ工程で形成するので、駆動
電力の小さい、且つ液晶セルの電圧保持を確実にしたア
クティブマトリックス方式の液晶表示装置を省工程で、
即ち工程数を増すことなく容易に製造することができ
る。付加容量の電位を自由に設定できる。
を大きくした画素部の付加容量と、ゲート容量を小さく
した薄膜トランジスタを同じ工程で形成するので、駆動
電力の小さい、且つ液晶セルの電圧保持を確実にしたア
クティブマトリックス方式の液晶表示装置を省工程で、
即ち工程数を増すことなく容易に製造することができ
る。付加容量の電位を自由に設定できる。
第１図は本発明によるアクティブマトリックス方式の液
晶表示装置の要部（アクティブマトリックス基板）を示
す断面図、第２図〜第４図は夫々、本発明に係るアクテ
ィブマトリックス基板の製法例を示す製造工程図、第５
図はアクティブマトリックス方式の液晶表示装置の１画
素の等価回路図、第６図は１画素の断面図である。 （１）は液晶セル、（２）はスイッチング用薄膜トラン
ジスタ、Csは付加容量、（23）は走査回路部を構成する
薄膜トランジスタ、（７）はゲート絶縁膜、（25）（2
7）は付加容量の電極、（26）は誘電体膜である。
晶表示装置の要部（アクティブマトリックス基板）を示
す断面図、第２図〜第４図は夫々、本発明に係るアクテ
ィブマトリックス基板の製法例を示す製造工程図、第５
図はアクティブマトリックス方式の液晶表示装置の１画
素の等価回路図、第６図は１画素の断面図である。 （１）は液晶セル、（２）はスイッチング用薄膜トラン
ジスタ、Csは付加容量、（23）は走査回路部を構成する
薄膜トランジスタ、（７）はゲート絶縁膜、（25）（2
7）は付加容量の電極、（26）は誘電体膜である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1362 G02F 1/1333 H01L 29/78
Claims (2)
- 【請求項１】液晶画素のスイッチング用薄膜トランジス
タと、走査回路部の薄膜トランジスタが同一の構成を有
し、 各液晶画素の付加容量は、一方の電極が上記スイッチン
グ用薄膜トランジスタのチャネルを構成する半導体薄膜
を延在して形成され、他方の電極が隣りのスイッチング
用薄膜トランジスタのゲート電極を構成する半導体薄膜
を延在して形成され、該両電極間に上記走査回路部の薄
膜トランジスタのゲート絶縁膜より薄い誘電体膜を有し
て、上記付加容量の単位面積当たりの容量が上記走査回
路部の薄膜トランジスタの単位面積当たりのゲート容量
より大となるように構成されて成る ことを特徴とする液晶表示装置。 - 【請求項２】液晶画素のスイッチング用薄膜トランジス
タのチャネルと液晶画素の付加容量の一方の電極となる
互いに連続した半導体薄膜と、走査回路部の薄膜トラン
ジスタのチャネルとなる半導体薄膜を形成する工程と、 上記スイッチング用薄膜トランジスタ及び上記走査回路
部の薄膜トランジスタのチャネルとなる半導体薄膜上
と、上記一方の電極となる半導体薄膜上に同じ膜厚のゲ
ート絶縁膜を形成する工程と、 マスクを介して上記一方の電極となる半導体薄膜上のゲ
ート絶縁膜を選択エッチングして、上記ゲート絶縁膜よ
り薄い誘電体膜に形成する工程と、 上記マスクを用いて上記一方の電極となる半導体薄膜に
不純物を導入して一方に電極を形成する工程と、 上記誘電体膜上に、隣りの薄膜トランジスタのゲート電
極を構成する半導体薄膜を延在して他方の電極を形成し
て上記付加容量を形成する工程を有する ことを特徴とする液晶表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8170790A JP3070062B2 (ja) | 1990-03-29 | 1990-03-29 | 液晶表示装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8170790A JP3070062B2 (ja) | 1990-03-29 | 1990-03-29 | 液晶表示装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03280018A JPH03280018A (ja) | 1991-12-11 |
| JP3070062B2 true JP3070062B2 (ja) | 2000-07-24 |
Family
ID=13753857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8170790A Expired - Lifetime JP3070062B2 (ja) | 1990-03-29 | 1990-03-29 | 液晶表示装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3070062B2 (ja) |
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|---|---|---|---|---|
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| US5814529A (en) | 1995-01-17 | 1998-09-29 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing a semiconductor integrated circuit including a thin film transistor and a capacitor |
| JP3658849B2 (ja) * | 1996-03-29 | 2005-06-08 | セイコーエプソン株式会社 | 液晶表示素子及びその製造方法 |
| JP4024341B2 (ja) * | 1997-04-25 | 2007-12-19 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4090533B2 (ja) * | 1997-04-25 | 2008-05-28 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4558707B2 (ja) * | 1999-01-11 | 2010-10-06 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| EP1020920B1 (en) * | 1999-01-11 | 2010-06-02 | Sel Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a driver TFT and a pixel TFT on a common substrate |
| US6639244B1 (en) | 1999-01-11 | 2003-10-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| US6590229B1 (en) | 1999-01-21 | 2003-07-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and process for production thereof |
| TW478014B (en) | 1999-08-31 | 2002-03-01 | Semiconductor Energy Lab | Semiconductor device and method of manufacturing thereof |
| US6639265B2 (en) | 2000-01-26 | 2003-10-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the semiconductor device |
| JP4537610B2 (ja) * | 2001-04-11 | 2010-09-01 | 東芝モバイルディスプレイ株式会社 | 液晶表示装置及びその製造方法 |
| JP2002319679A (ja) * | 2001-04-20 | 2002-10-31 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US7038239B2 (en) | 2002-04-09 | 2006-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| JP3989761B2 (ja) | 2002-04-09 | 2007-10-10 | 株式会社半導体エネルギー研究所 | 半導体表示装置 |
| US7256421B2 (en) | 2002-05-17 | 2007-08-14 | Semiconductor Energy Laboratory, Co., Ltd. | Display device having a structure for preventing the deterioration of a light emitting device |
| CN100449779C (zh) | 2002-10-07 | 2009-01-07 | 株式会社半导体能源研究所 | 半导体器件及其制造方法 |
| JP2010262006A (ja) * | 2009-04-30 | 2010-11-18 | Sony Corp | 表示装置、表示装置の製造方法、半導体装置、および電子機器 |
| JP4855511B2 (ja) * | 2009-12-04 | 2012-01-18 | 株式会社 日立ディスプレイズ | 表示装置 |
| JP4994491B2 (ja) * | 2010-11-10 | 2012-08-08 | 株式会社半導体エネルギー研究所 | プロジェクタ |
| CN103022080B (zh) * | 2012-12-12 | 2015-09-16 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法、有机发光二极管显示装置 |
| JP5663651B2 (ja) * | 2013-11-29 | 2015-02-04 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1990
- 1990-03-29 JP JP8170790A patent/JP3070062B2/ja not_active Expired - Lifetime
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|---|---|
| JPH03280018A (ja) | 1991-12-11 |
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