JPH07318978A - 表示素子用薄膜トランジスタアレイ - Google Patents

表示素子用薄膜トランジスタアレイ

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JPH07318978A
JPH07318978A JP13124694A JP13124694A JPH07318978A JP H07318978 A JPH07318978 A JP H07318978A JP 13124694 A JP13124694 A JP 13124694A JP 13124694 A JP13124694 A JP 13124694A JP H07318978 A JPH07318978 A JP H07318978A
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JP
Japan
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thin film
film transistor
wiring
transistor array
layer
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JP13124694A
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Hiroyuki Ikeda
裕幸 池田
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Original Assignee
Sony Corp
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body

Abstract

(57)【要約】 【目的】 表示素子用薄膜トランジスタアレイに形成さ
れる配線の低抵抗化を図る。 【構成】 表示素子用薄膜トランジスタアレイは画素電
極及び薄膜トランジスタ２が集積形成されており、且つ
個々の薄膜トランジスタを接続する配線６，８，９がパ
タニング形成されている。これら配線のうち少なくとも
ゲート配線６は導電体層１１とそれよりも抵抗値の小さ
な金属層１２とを重ねた積層構造を有している。導電体
層１１は例えばＤＯＰＯＳからなり金属層１２は極薄の
アルミニウムからなる。導電体層１１は細線パタンとし
ての物理的連続性を確保する為に十分な層厚を有してい
る。金属層１２は配線６の表面抵抗低減化に寄与すると
ともに、ヒロック等の表面変異を生じない程度に薄く重
ねられている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は表示素子用薄膜トランジ
スタアレイに関する。より詳しくは、個々の薄膜トラン
ジスタの接続に用いる配線の低抵抗化技術に関する。
【０００２】
【従来の技術】表示素子用薄膜トランジスタアレイは画
素電極及び薄膜トランジスタが集積形成されている。
又、個々の薄膜トランジスタを接続する配線がパタニン
グ形成されている。図７を参照して従来の表示素子用薄
膜トランジスタアレイの一般的な構成を簡潔に説明す
る。図７は画素電極のスイッチング素子として形成され
た薄膜トランジスタの構成を示す模式的な部分断面図で
ある。図示する様に、絶縁基板１０１の表面に薄膜トラ
ンジスタ１０２が形成されている。又これと隣接して補
助容量１０３も形成されている。薄膜トランジスタ１０
２は島状にパタニングされた半導体薄膜１０４を素子領
域とし、ゲート絶縁膜１０５を介してゲート配線１０６
がパタニング形成されている。又、補助容量１０３の一
方の電極として補助配線１０７もパタニング形成されて
いる。
【０００３】
【発明が解決しようとする課題】より美しく自然な画質
を実現する為には表示素子の高精細化は避けて通れない
技術である。高精細化に伴なってマトリクス状に配列し
た画素電極の個数が大幅に増大すると、水平方向及び垂
直方向に沿ったスイッチング素子の個数も増加する。こ
の場合、スイッチング素子を構成する薄膜トランジスタ
の接続に用いる配線の抵抗やトランジスタ容量及び寄生
容量に起因する時定数が積算され、各画素電極に書き込
まれる画像信号に遅延が生じ無視できなくなってくる。
特に、配線抵抗の増大が悪影響を与えている。
【０００４】従来、熱酸化等を含む高温プロセスで薄膜
トランジスタアレイを作製する場合ゲート配線材料とし
ては不純物を拡散して低抵抗化した半導体薄膜（ＤＯＰ
ＯＳ）が一般的に用いられていた。この不純物半導体薄
膜の抵抗値を一層下げる為に不純物濃度を上げたり膜厚
を厚くする方法が採用されている。しかしながらこれに
は限界があった。一般に低抵抗化された半導体薄膜のシ
ート抵抗は例えばＤＯＰＯＳの場合２０〜３０Ω／□程
度である。
【０００５】又、半導体薄膜と金属シリサイドを組み合
わせるか、あるいは金属シリサイド単独で配線とし抵抗
値を下げる方法もある。金属シリサイドのシート抵抗は
例えばＴｉＳｉ2 の場合ＤＯＰＯＳの１／１０程度であ
る。しかしながら、金属シリサイドのシート抵抗を本来
の値まで下げる為には高温熱処理が必要である。安価な
低融点ガラス等の絶縁基板上に低温プロセスで薄膜トラ
ンジスタを作成する場合大きな障害となる。
【０００６】さらに、直接金属単独でゲート配線等を形
成する事も可能であるが、製造プロセス上高温熱処理が
加わる場合、金属配線がゲート絶縁膜を汚染し薄膜トラ
ンジスタの電気特性に変動を与え、長期的な信頼性を損
なうという問題がある。又、低温プロセスで製造する場
合配線材料としてはアルミニウムが最もシート抵抗が低
く有利である。アルミニウムのシート抵抗は金属シリサ
イドＴｉＳｉ2 の１／１０程度である。例えば４０nmの
膜厚でシート抵抗は１Ω／□程度であり、１００nmの膜
厚では数１００ｍΩ／□程度になる。しかしながら断線
故障等を防止し所望の加工性を維持する為には適当な膜
厚でアルミニウムを成膜しなければならない。この場
合、３００℃程度の比較的低温処理が後工程で加わった
場合でも所謂ヒロックが発生し短絡欠陥等の問題を生じ
ていた。ヒロックはアルミニウムの表面から針状に成長
する凸型の欠陥である。なおヒロックを防止する為その
表面を陽極酸化する技術が提案されており、例えば特開
平２−８５８２６号公報に開示されている。しかしなが
ら、アルミニウムゲート配線の表面を陽極酸化する為に
は追加の工程が必要になる。
【０００７】
【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明は配線抵抗を下げる事により高精細高
画質の表示素子を可能とする薄膜トランジスタアレイを
提供する事を目的とする。かかる目的を達成する為に以
下の手段を講じた。即ち、画素電極及び薄膜トランジス
タが集積形成されており、且つ個々の薄膜トランジスタ
を接続する配線がパタニング形成されている表示素子用
薄膜トランジスタアレイにおいて、前記配線の少なくと
も一部は導電体層と、それよりも抵抗値の小さな金属層
とを重ねた積層構造を有する事を特徴とする。
【０００８】具体的には、前記導電体層は不純物拡散に
より低抵抗化された半導体からなる。あるいは前記導電
体層は金属からなるものであっても良い。一方前記金属
層は下地の導電体層に沿って、連続的にパタニングされ
ている。これに代えて、前記金属層は下地の導電体層に
沿って不連続的にパタニングされたものであっても良
い。この金属層としてはアルミニウムを主体とする金属
膜を用いる事ができ、好ましくは２００nm以下の厚みを
有している。あるいは、金属層としてアルミニウムに代
え、モリブデン、チタン、タングステン、クロム、ニッ
ケル、タンタル及びこれらの合金から選択された一種の
材料からなる単一金属膜であっても良く、好ましくは３
００nm以下の厚みを有する。さらには、金属層としてア
ルミニウム、モリブデン、チタン、タングステン、クロ
ム、ニッケル、タンタル及びこれらの合金から選択され
た複数の材料からなる多重金属膜を採用しても良い。な
お、本発明にかかる表示素子用薄膜トランジスタアレイ
は画素電極に接続したスイッチング素子を含む表示部と
駆動回路が配置された周辺部とを一体的に備えており、
スイッチング素子及び駆動回路が上述した薄膜トランジ
スタにより構成されている。
【０００９】
【作用】本発明によれば、絶縁基板上に集積形成された
薄膜トランジスタ等の薄膜素子を接続する為、同一絶縁
基板上に細線パタンとして新規な構成を有する配線が形
成されている。この配線は導電体層とそれより小さな層
厚及び抵抗値を有する金属層とを順に重ねた積層構造を
有している。下側の導電体層は例えば不純物拡散処理の
施された半導体膜からなり、上側の金属層はアルミニウ
ムを主体とする金属膜からなる。下側の導電体層は細線
パタンとしての物理的連続性を確保する為に十分な層厚
を有している。一方上側の金属層は積層構造の表面抵抗
低減化に寄与するとともに、細線パタンの表面変異を生
じない程度に薄く重ねられている。例えば上側金属層と
してアルミニウムを極薄で成膜する事により配線表面抵
抗を顕著に下げる事が可能になるとともに、ヒロックが
生じる惧れもない。上側金属層は表面抵抗の低減化を目
的とする為、必ずしも下側の導電体層に沿って連続的に
形成する必要はない。不連続であっても表面抵抗を実質
的に下げる事が可能である。特にアルミニウム等からな
る金属層を分割化して不連続にした場合にはヒロックの
発生を効果的に抑制する事ができる。
【００１０】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかる表示素子用薄膜
トランジスタアレイの第一実施例を示す模式的な断面図
である。本例ではプレーナ型の薄膜トランジスタを対象
としている。絶縁基板１の上には薄膜トランジスタ（Ｔ
ＦＴ）２と補助容量（Ｃｓ）３が集積形成されている。
薄膜トランジスタ２は島状にパタニングされた半導体薄
膜４を素子領域としており、その上にゲート絶縁膜５を
介してゲート配線６がパタニング形成されている。かか
る構成を有する薄膜トランジスタ２は層間絶縁膜７によ
り被覆されており、その上にはソース配線８及びドレイ
ン配線９がパタニング形成されている。ソース配線８は
信号配線（図示せず）に接続され、ドレイン配線９は画
素電極（図示せず）に接続される。これらソース配線８
及びドレイン配線９は表面保護膜１０により被覆されて
いる。一方補助容量３は半導体薄膜４を所定の形状にパ
タニングして一方の電極とし、ゲート絶縁膜５を介して
補助配線６ａを他方の電極としている。補助配線６ａは
ゲート配線６と同一の層構造を有している。
【００１１】本発明の特徴事項としてゲート配線６や補
助配線６ａ等の配線が導電体層１１とそれよりも抵抗値
の小さな金属層１２とを重ねた積層構造を有する。導電
体層１１は細線パタンとしての物理的連続性を確保する
為に十分な層厚を有している。一方金属層１２は積層構
造の表面抵抗低減化に寄与するとともに、細線パタンの
表面変異（例えばヒロック）を生じない程度に薄く重ね
られている。本例では導電体層１１は不純物拡散により
低抵抗化された半導体（例えばＤＯＰＯＳ）からなる。
これに対し金属層１２はアルミニウムを主体とする金属
膜からなり、好ましくは２００nm以下の厚みを有する。
これに代えて、モリブデン、チタン、タングステン、ク
ロム、ニッケル、タンタル及びこれらの合金から選択さ
れた一種の材料からなる単一金属膜を用いても良い。こ
の場合好ましくは３００nm以下の厚みに設定する。さら
には、金属層１２として、アルミニウム、モリブデン、
チタン、タングステン、クロム、ニッケル、タンタル及
びこれらの合金から選択された複数の材料からなる多重
金属膜を用いても良い。
【００１２】図２を参照してゲート配線６の平面形状を
示す。下側の導電体層１１は連続的な細線パタンを有す
る一方、上側の金属層１２は導電体層１１に沿って不連
続的にパタニングされている。金属層１２は配線６の表
面低抵抗化を目的としており、必ずしも連続的なパタン
を有する必要はない。図示の様に不連続のパタンであっ
ても顕著に表面抵抗を低減化できる。特に金属層１２と
してアルミニウムを用いた場合には分割化する事により
ヒロックを効果的に抑制できる。一方図３は配線６の他
の例を示しており、この場合には下側の導電体層１１に
沿って上側の金属層１２が連続的にパタニング形成され
ている。
【００１３】再び図１に戻って本発明にかかる表示素子
用薄膜トランジスタアレイの具体的な製造方法を詳細に
説明する。先ず最初に石英ガラス等からなる絶縁基板１
の上に６００℃で多結晶シリコンからなる半導体薄膜４
を例えば１００nmの厚みで成膜する。この後閾値調整の
為イオン注入を行ない、さらに半導体薄膜４を島状にパ
タニングする。次いでシリコン酸化膜を成膜しゲート絶
縁膜５とする。その後、ゲート配線６及び補助配線６ａ
の第一層目として、多結晶シリコン薄膜を形成し不純物
の気相拡散を行なってＤＯＰＯＳとした。さらに、所定
の形状にパタニングされたＤＯＰＯＳをマスクとしてセ
ルフアライメントにより半導体薄膜４中に不純物イオン
を注入し且つ活性化を行なう。続いて金属層１２として
アルミニウムを７０nmの厚みで成膜した後パタニングし
て積層構造のゲート配線６及び補助配線６ａに加工す
る。この後層間絶縁膜７を成膜しさらにソース配線８及
びドレイン配線９と表面保護膜１０を形成して表示素子
用薄膜トランジスタアレイを完成した。
【００１４】この様にして作成したゲート配線６のシー
ト抵抗を測定したところ１Ω／□程度であった。これに
対し、図７に示したゲート配線１０６のシート抵抗は４
０Ω／□である。従って、本発明によれば顕著に配線抵
抗を下げる事が可能になる。一般に高温プロセスの薄膜
トランジスタではそのゲート配線抵抗を下げる為、ポリ
サイドあるいはシリサイドを採用しているが、本実施例
ではその回避策として且つ劇的な低抵抗化の為、ＤＯＰ
ＯＳの上に極薄のアルミニウムを重ねた積層構造を採用
している。仮にアルミニウム単独でゲート配線とした場
合には一定以上の厚みが必要となり、例えば４００℃程
度の低温アニールでもヒロックが発生する。そこで、超
薄膜のアルミニウムをＤＯＰＯＳに被覆している。一般
にアルミニウム単独でゲート配線とした場合にはその厚
みは５００nm以上が必要である。これに対し本発明では
アルミニウムの膜厚を２００nm以下に設定している。ヒ
ロック防止の為には薄い程効果的であり、実用的には５
０nm程度が適当である。なお、１０nm以下では成膜が困
難になる惧れがある。一方、表面抵抗を下げる為にアル
ミニウムの膜厚を必要以上に厚くする必要はなく、実用
上１００nm程度の厚みで表面抵抗を下げる効果が飽和し
始める。
【００１５】図１に示したゲート配線６の構造におい
て、金属層１２は必ずしも金属の単層膜に限られるもの
ではない。例えば、ＤＯＰＯＳからなる導電体層１１の
上に先ずアルミニウムを４０nmの厚みで成膜し、続けて
第二の金属層としてチタンを５０nm成膜した多重金属膜
を用いても良い。あるいは、ＤＯＰＯＳの上に先にバリ
ヤとしてチタンを５０nm程度の厚みで成膜し、その上に
重ねてアルミニウムを極薄の厚みで成膜しても良い。
【００１６】次に図４を参照して、本発明にかかる表示
素子用薄膜トランジスタアレイの第二実施例を詳細に説
明する。本例は逆スタガード型の薄膜トランジスタを対
象としている。図示する様に絶縁基板２１の上に逆スタ
ガード型の薄膜トランジスタ２２が形成されている。薄
膜トランジスタ２２はゲート配線２３と、ゲート絶縁膜
２４を介してその上にパタニング形成された半導体薄膜
２５とから形成されている。半導体薄膜２５の上にはス
トッパ絶縁体２６が形成されている。さらにその両側に
はソース配線２７及びドレイン配線２８が各々パタニン
グ形成されている。かかる構成を有する薄膜トランジス
タ２２は表面保護膜２９により被覆されている。なお絶
縁基板２１の表面にはゲート配線２３と同時に補助配線
２３ａもパタニング形成されている。
【００１７】本発明の特徴事項としてゲート配線２３及
び補助配線２３ａは導電体層３０と、それよりも抵抗値
の小さな金属層３１とを重ねた積層構造を有している。
本実施例では下側の導電体層３０が不純物半導体又は金
属から構成されている。金属の場合、例えばモリブデ
ン、タンタル、チタン、クロム等から選択する事ができ
る。一方上側の金属層３１としては超薄膜のアルミニウ
ム（例えば１００nm以下）を形成する事ができる。上側
の金属層としてはこの他に、モリブデン、チタン、タン
グステン、クロム、ニッケル、タンタル及びこれらの合
金から選択された材料を用いる事も可能である。但し本
発明の必須要件として、上側の金属層は下側の金属から
なる導電層に対し、抵抗値が小さいとともに膜厚が薄く
設定されている。
【００１８】引き続き図４を参照して第二実施例の製造
方法を具体的に説明する。低融点ガラス等からなる絶縁
基板２１の上にホスフィンガス（ＰＨ3 ）及びシランガ
ス（ＳｉＨ4 ）を主原料として、プラズマＣＶＤ法で低
抵抗アモルファスシリコン薄膜を１００nm成膜し、下側
の導電層３０とする。この上にアルミニウムをスパッタ
リングにより５０nmの厚みで成膜し、所定の形状にパタ
ニングして上側の金属層３１とする。これにより、積層
構造を有するゲート配線２３及び補助配線２３ａが得ら
れる。続いて常圧ＣＶＤ法によりゲート絶縁膜２４を形
成し、さらにその上にアモルファスシリコン層を成膜し
て半導体薄膜２５とする。これを島状にパタニングした
後その上にストッパ絶縁体２６を形成する。続いてイオ
ンシャワーでソース領域及びドレイン領域に不純物を注
入し、さらにソース配線２７及びドレイン配線２８をパ
タニング形成する。最後に表面保護膜２９を被覆して表
示素子用薄膜トランジスタアレイを完成する。この様に
して得られたゲート配線２３及び補助配線２３ａのシー
ト抵抗は０．８Ω／□であった。
【００１９】図４に示した第二実施例のさらに別の製造
方法を説明する。先ず最初にガラス等からなる絶縁基板
２１の上にスパッタリング法で金属チタンを２００nmの
厚みで成膜し所定の形状にパタニングして下側の導電層
３０とした。次に金属アルミニウムを５０nmの厚みで同
様に成膜し上側の金属層３１とした。これによりゲート
配線２３及び補助配線２３ａが得られる。なお本例では
薄膜トランジスタ２２のチャネル領域と重なる部分には
金属アルミニウムが残らない様にパタニングした。この
後ゲート絶縁膜２４及びアモルファスシリコンからなる
半導体薄膜２５を形成し、さらにレーザ照射によりアモ
ルファスシリコン膜の結晶化を行なった。続いてストッ
パ絶縁体２６を形成しこれをマスクとしてセルフアライ
メントにより不純物を注入した後、ソース配線２７及び
ドレイン配線２８を形成する。さらに図示しないがドレ
イン配線２８と電気接続する画素電極をＩＴＯ等により
形成した。本例ではゲート配線２３のシート抵抗は１．
５Ω／□であった。
【００２０】図５は本発明にかかる表示素子用薄膜トラ
ンジスタアレイの全体的な構成を示す模式的な平面図で
ある。図示する様に表示素子用薄膜トランジスタアレイ
は行列状にマトリクス配置した画素電極５１を備えてい
る。個々の画素電極５１に対応して薄膜トランジスタＴ
ｒと補助容量Ｃｓが集積形成されている。この薄膜トラ
ンジスタと補助容量の具体的な構成は図１あるいは図４
に示した通りである。画素電極５１及びスイッチング素
子用の薄膜トランジスタＴｒ等が集積形成された領域が
薄膜トランジスタアレイの表示部となる。この表示部に
は行状のゲート配線５２と同じく行状の補助配線５３
と、列状の信号配線５４がパタニング形成されている。
上述した様にゲート配線５２と補助配線５３は導電体層
とそれよりも抵抗値の小さな金属層とを重ねた積層構造
を有している。
【００２１】本表示素子用薄膜トランジスタアレイは垂
直駆動回路５５や水平駆動回路５６を含む周辺部も一体
的に形成されている。これらの駆動回路も薄膜トランジ
スタにより形成されている。又個々の薄膜トランジスタ
を接続する配線は、本発明に従って導電体層とそれより
も抵抗値の小さな金属層とを重ねた積層構造を採用する
事ができる。なお垂直駆動回路５５はゲート配線５２に
接続されている。一方水平駆動回路５６は各信号配線５
４の端部に設けられたアナログスイッチＳＷの開閉制御
を行なう。このアナログスイッチＳＷにはビデオ配線５
７を介して画像信号Ｖｓｉｇが供給される。
【００２２】最後に図６を参照して、本発明にかかる表
示素子用薄膜トランジスタアレイを用いて組み立てられ
た液晶表示装置の一例を示す。図示する様に液晶表示装
置は所定の間隙を介して対面配置した一対の絶縁基板６
１，６２と、該間隙に保持された液晶層６３とを含むパ
ネル構造を有している。下側の絶縁基板６１は本発明に
かかる薄膜トランジスタアレイからなり、画素電極５１
及びスイッチング素子としての薄膜トランジスタＴｒが
集積形成されている。又ゲート配線５２及び信号配線５
４もパタニング形成されている。さらに周辺部には垂直
駆動回路５５及び水平駆動回路５６も集積形成されてい
る。一方上側の基板６２の内表面には対向電極が形成さ
れている。
【００２３】
【発明の効果】以上説明した様に、本発明によれば、絶
縁基板上に集積形成された薄膜素子を接続する為積層構
造の配線が細線パタンとして形成されている。この配線
は導電体層とそれより小さな層厚及び抵抗値を有する金
属層とを順に重ねた積層構造を有している。導電体層は
細線パタンとしての物理的連続性を確保する為に十分な
層厚を有している。金属層は積層構造の表面抵抗低減化
に寄与するとともに、細線パタンの表面変異を生じない
程度に薄く重ねられている。かかる構成により、表示素
子用薄膜トランジスタアレイの信頼性を損なう事なく且
つ高温プロセスは勿論低温プロセスであっても十分に抵
抗値の低い配線を形成する事ができるという効果があ
る。
【図面の簡単な説明】
【図１】本発明にかかる表示素子用薄膜トランジスタア
レイの第一実施例を示す模式的な部分断面図である。
【図２】第一実施例に用いる配線のパタン例を示す平面
図である。
【図３】同じく配線の他のパタン例を示す平面図であ
る。
【図４】本発明にかかる表示素子用薄膜トランジスタア
レイの第二実施例を示す模式的な部分断面図である。
【図５】本発明にかかる表示素子用薄膜トランジスタア
レイの全体構成を示すブロック図である。
【図６】本発明にかかる表示素子用薄膜トランジスタア
レイを用いて組み立てられた液晶表示装置の一例を示す
模式的な斜視図である。
【図７】従来の表示素子用薄膜トランジスタアレイの一
例を示す模式的な部分断面図である。
【符号の説明】
１ 絶縁基板 ２ 薄膜トランジスタ ３ 補助容量 ４ 半導体薄膜 ５ ゲート絶縁膜 ６ ゲート配線 ６ａ 補助配線 ７ 層間絶縁膜 ８ ソース配線 ９ ドレイン配線 １０ 表面保護膜 １１ 導電体層 １２ 金属層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/786

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 画素電極及び薄膜トランジスタが集積形
    成されており、且つ個々の薄膜トランジスタを接続する
    配線がパタニング形成されている表示素子用薄膜トラン
    ジスタアレイであって、 前記配線の少なくとも一部は導電体層と、それよりも抵
    抗値の小さな金属層とを重ねた積層構造を有する事を特
    徴とする表示素子用薄膜トランジスタアレイ。
  2. 【請求項２】 前記導電体層は不純物拡散により低抵抗
    化された半導体からなる事を特徴とする請求項１記載の
    表示素子用薄膜トランジスタアレイ。
  3. 【請求項３】 前記導電体層は金属からなる事を特徴と
    する請求項１記載の表示素子用薄膜トランジスタアレ
    イ。
  4. 【請求項４】 前記金属層は下地の導電体層に沿って連
    続的にパタニングされている事を特徴とする請求項１記
    載の表示素子用薄膜トランジスタアレイ。
  5. 【請求項５】 前記金属層は下地の導電体層に沿って不
    連続的にパタニングされている事を特徴とする請求項１
    記載の表示素子用薄膜トランジスタアレイ。
  6. 【請求項６】 前記金属層はアルミニウムを主体とする
    金属膜からなり、２００nm以下の厚みを有する事を特徴
    とする請求項１記載の表示素子用薄膜トランジスタアレ
    イ。
  7. 【請求項７】 前記金属層はモリブデン、チタン、タン
    グステン、クロム、ニッケル、タンタル及びこれらの合
    金から選択された一種の材料からなる単一金属膜であ
    り、３００nm以下の厚みを有する事を特徴とする請求項
    １記載の表示素子用薄膜トランジスタアレイ。
  8. 【請求項８】 前記金属層はアルミニウム、モリブデ
    ン、チタン、タングステン、クロム、ニッケル、タンタ
    ル及びこれらの合金から選択された複数の材料からなる
    多重金属膜である事を特徴とする請求項１記載の表示素
    子用薄膜トランジスタアレイ。
  9. 【請求項９】 画素電極に接続したスイッチング素子を
    含む表示部と駆動回路が配置された周辺部とを備えてお
    り、該スイッチング素子及び駆動回路が前記薄膜トラン
    ジスタにより構成されている事を特徴とする請求項１記
    載の表示素子用薄膜トランジスタアレイ。
  10. 【請求項１０】 絶縁基板上に集積形成された薄膜素子
    を接続する為同じく絶縁基板上に細線パタンとして形成
    される薄膜素子アレイ用配線であって、 導電体層とそれより小さな層厚及び抵抗値を有する金属
    層とを順に重ねた積層構造を有し、 前記導電体層は細線パタンとしての物理的連続性を確保
    する為に十分な層厚を有しており、 前記金属層は積層構造の表面抵抗低減化に寄与するとと
    もに、細線パタンの表面変異を生じない程度に薄く重ね
    られている事を特徴とする薄膜素子アレイ用配線。
  11. 【請求項１１】 前記導電体層は不純物拡散処理の施さ
    れた半導体膜からなり、前記金属層はアルミニウムを主
    体とする金属膜からなる事を特徴とする請求項１０記載
    の薄膜トランジスタアレイ用配線。
  12. 【請求項１２】 所定の間隙を介して対面配置した一対
    の基板と該間隙に保持された液晶層とを含むパネル構造
    を有し、一方の基板には画素電極及び薄膜トランジスタ
    が集積形成されており且つ個々の薄膜トランジスタを接
    続する配線がパタニング形成されており、他方の基板に
    は対向電極が形成されている液晶表示装置であって、 前記配線の少なくとも一部は導電体層と、それよりも抵
    抗値の小さな金属層とを重ねた積層構造を有する事を特
    徴とする液晶表示装置。
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