WO2005018006A1 - アレイ基板、液晶表示装置およびアレイ基板の製造方法 - Google Patents

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WO2005018006A1
WO2005018006A1 PCT/JP2004/011610 JP2004011610W WO2005018006A1 WO 2005018006 A1 WO2005018006 A1 WO 2005018006A1 JP 2004011610 W JP2004011610 W JP 2004011610W WO 2005018006 A1 WO2005018006 A1 WO 2005018006A1
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WO
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insulating film
conductive layer
gate
polycrystalline semiconductor
array substrate
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Application number
PCT/JP2004/011610
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English (en)
French (fr)
Inventor
Yuki Matsuura
Arichika Ishida
Original Assignee
Toshiba Matsushita Display Technology Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Matsushita Display Technology Co., Ltd. filed Critical Toshiba Matsushita Display Technology Co., Ltd.
Publication of WO2005018006A1 publication Critical patent/WO2005018006A1/ja
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate

Definitions

  • the present invention relates to an array substrate provided with a switching element, a liquid crystal display device, and a method for manufacturing an array substrate.
  • a liquid crystal display device is not only a simple drive circuit such as an X driver circuit and a Y driver circuit, but a DAC (Digital-to-Analog Converter) circuit which has been mounted with TAB (Tape Automated Bonding) until now.
  • System liquid crystals are being commercialized, in which external circuits such as are built on one main surface of a glass substrate as a translucent substrate, and memory functions such as SRAM or DRAM, and optical sensors are built-in.
  • This type of liquid crystal display device requires a thin film transistor as a high-performance switching element, and is required to have low power consumption and a high aperture ratio.
  • it is necessary to reduce the thickness of the gate wiring and signal wiring as the first metal layer, resulting in lower power consumption (H common inversion drive) and DA converter.
  • H common inversion drive H common inversion drive
  • DA converter DA converter
  • the term “thinning” refers to thinning the conventional wiring width of 3 ⁇ m or more and 5 ⁇ m or less to 0.5 ⁇ m or more and 2 ⁇ m or less.
  • an impurity such as phosphorus (P) or boron (B) is implanted into the polycrystalline semiconductor to reduce the flat band voltage of the MOS capacitor.
  • P phosphorus
  • B boron
  • a specific method for manufacturing an array substrate for a liquid crystal display device is to form an amorphous semiconductor layer on a glass substrate and then perform laser beam annealing on the amorphous semiconductor layer to form a polycrystalline semiconductor layer. Putter jung after layer. Then, the glass containing the polycrystalline semiconductor layer A gate insulating film is formed over a substrate.
  • the film thickness of the gate insulating film is as thin as possible. For this reason, a structure in which a gate insulating film is formed over the polycrystalline semiconductor layer and a gate electrode layer is formed over the gate insulating film. Therefore, before forming this gate electrode, the resist is patterned and an n-type dopant (PH3) is injected by doping to form an n + region of the n-ch thin film transistor (TFT), a pixel capacitor, and a circuit.
  • PH3 n-type dopant
  • a gate electrode for a p-ch thin film transistor is patterned.
  • a p-type dopant B2H5 is implanted as an impurity to form a p + region of the p_ch thin film transistor.
  • an alloy containing molybdenum (Mo) such as molybdenum-tungsten (MoW) -molybdenum-tantalum (MoTa) is used as a gate wiring.
  • the gate electrode of this liquid crystal display device also has a single layer of a gate line lead line, a pixel capacitor line, and a circuit capacitor line.
  • Molybdenum alloy has heat resistance, and is thermally activated at about 500 ° C or more and 600 ° C or less. It has been used for the gate electrode as a material that can be sufficiently eliminated from thermal annealing. However, since the sheet resistance of a molybdenum alloy with a thickness of 30 Onm is as high as 0.5 ⁇ / cm 2 , the resistance increases as the line becomes thinner, so the gate electrode cannot be made finer.
  • a material having a lower resistance than a molybdenum alloy for example, an aluminum alloy such as versatile aluminum (A1) or aluminum (! Cu) may be used.
  • an aluminum alloy such as versatile aluminum (A1) or aluminum (! Cu)
  • the wiring is likely to be short-circuited due to the high temperature of the thermal activation in the subsequent process, and the reliability will be degraded due to resistance degradation or disconnection due to electrification at the electrification opening. If the aluminum or aluminum alloy is annealed at high temperature during thermal activation, hillocks may occur and the wiring may be short-circuited. Is difficult from a process point of view.
  • AlNd aluminum-neodymium
  • the gate electrode of the liquid crystal display device is made of aluminum-neodymium and the gate electrode is dry-etched, the inner wall surface of the chamber of the dry-etching device is coated with aluminum chloride (A1C12). )), It is not easy to improve productivity because a large amount of etching products adhere. For this reason, it is difficult to use aluminum-neodymium as the gate electrode in a product that requires the gate electrode to be thinner from the viewpoint of the addition. Therefore, it is not easy to make the gate electrode thinner and lower in resistance.
  • the present invention has been made in view of the above points, and provides an array substrate, a liquid crystal display device, and a method of manufacturing an array substrate that can make the first conductive layer thinner and lower in resistance. Aim.
  • the array substrate according to an aspect of the present invention includes:
  • a plurality of polycrystalline semiconductor layers provided on one main surface of the light-transmitting substrate;
  • a gate insulating film provided on one main surface of the translucent substrate including the plurality of polycrystalline semiconductor layers;
  • a first conductive layer provided to face any one of the plurality of polycrystalline semiconductor layers via the gate insulating film
  • a wiring portion provided on one main surface of the first conductive layer and electrically connected to the first conductive layer; and A second conductive layer provided with an insulating film and having a capacitance wiring portion for forming a capacitance between the second conductive layer and the polycrystalline semiconductor layer;
  • a liquid crystal display device includes:
  • a counter substrate provided to face the array substrate
  • a method for manufacturing an array substrate according to another aspect of the present invention includes:
  • a first conductive layer is provided on one main surface of the gate insulating film, Patterning the first conductive layer to form a pair of gate electrodes facing one of the plurality of polycrystalline semiconductor layers;
  • the polycrystalline semiconductor layer opposite to the gate electrode is doped to form a source region and a drain region of the p-type switching element
  • doping is performed on each of the polycrystalline semiconductor layer facing the gate electrode and the polycrystalline semiconductor layer not facing the gate electrode.
  • a second conductive layer is formed on one main surface of the gate insulating film including the pair of gate electrodes, and the second conductive layer is patterned to form a pair of wiring portions facing the pair of gate electrodes. And forming an auxiliary capacitance portion of the auxiliary capacitance facing the polycrystalline semiconductor layer where the pair of gate electrodes are not provided facing each other.
  • FIG. 1 is an explanatory sectional view showing a liquid crystal display device according to a first embodiment of the present invention.
  • FIG. 2 is an explanatory cross-sectional view showing a state where a first conductive layer is formed on a translucent substrate of the liquid crystal display device.
  • FIG. 3 is an explanatory cross-sectional view showing a state where a portion serving as a source region and a drain region of a p-channel thin film transistor of the liquid crystal display device is doped.
  • FIG. 4 is an explanatory cross-sectional view showing a state in which a portion serving as a source region and a drain region of an n-channel thin film transistor of the liquid crystal display device and a portion serving as a capacitance portion of an auxiliary capacitor are doped.
  • FIG. 5 is an explanatory sectional view showing a state in which a second metal layer is formed on a gate insulating film including a gate electrode of the liquid crystal display device.
  • FIG. 6 is an explanatory sectional view showing a state where a second conductive layer of the liquid crystal display device is patterned.
  • FIG. 7 An interlayer is formed on the gate insulating film including the wiring portion and the capacitor wiring portion of the liquid crystal display device. It is explanatory sectional drawing which shows the state in which the insulating film was provided.
  • FIG. 8 is an explanatory sectional view showing a state in which holes outside contours are formed in an interlayer insulating film of the liquid crystal display device.
  • FIG. 9 is an explanatory cross-sectional view showing a state where a conductive layer formed on an interlayer insulating film including a contact hole of the liquid crystal display device is patterned.
  • FIG. 10 is an explanatory cross-sectional view showing a state in which a protective film is formed on an interlayer insulating film including a source electrode, a drain electrode, and a lead electrode of the liquid crystal display device.
  • FIG. 11 is an explanatory sectional view showing a liquid crystal display device according to a second embodiment of the present invention.
  • FIG. 12 is an explanatory sectional view showing a state in which a first interlayer insulating film is formed on a gate insulating film including a gate electrode of the liquid crystal display device.
  • FIG. 13 is an explanatory cross-sectional view showing a state where a contact hole is formed in a first interlayer insulating film of the liquid crystal display device.
  • FIG. 14 is an explanatory cross-sectional view showing a state where a second metal layer is formed on a first interlayer insulating film including a contact hole of the liquid crystal display device.
  • FIG. 15 is an explanatory sectional view showing a state where a second metal layer of the liquid crystal display device is patterned.
  • FIG. 16 is an explanatory cross-sectional view showing a state where a second interlayer insulating film is provided on a gate insulating film including a wiring portion and a capacitor wiring portion of the liquid crystal display device.
  • FIG. 17 is an explanatory sectional view showing a state where a contact hole is formed in a second interlayer insulating film of the liquid crystal display device.
  • FIG. 18 is an explanatory cross-sectional view showing a state where a conductive layer formed on a second interlayer insulating film including a contact hole of the liquid crystal display device is patterned.
  • FIG. 19 is an explanatory cross-sectional view showing a state where a protective film is formed on a second interlayer insulating film including a source electrode, a drain electrode, and a lead electrode of the liquid crystal display device.
  • a liquid crystal display device 1 as a flat display device has a thin film transistor.
  • This is a star-type liquid crystal display device and includes an array substrate 2 having a substantially rectangular flat plate shape.
  • the array substrate 2 includes a glass substrate 3 which is a light-transmitting substrate as a substantially transparent rectangular plate-shaped insulating substrate.
  • An undercoat layer (not shown) made of a silicon nitride film, a silicon oxide film, or the like is laminated and formed on a surface that is one main surface of the glass substrate 3.
  • n-channel (n-ch) thin film transistors (TFTs) 4 as n-type switching elements for liquid crystal display are formed in a matrix.
  • TFTs thin film transistors
  • p-ch p-channel thin film transistors 5 as p-type switching elements for liquid crystal display
  • pixel auxiliary capacitors 6 as auxiliary capacitors are provided in a matrix. It is formed in a plurality.
  • each of the thin film transistors 4 and 5 is provided as one pixel component. Further, each of the thin film transistors 4 and 5 includes a polysilicon layer 11 as a polycrystalline semiconductor layer formed on the undercoat layer.
  • the polysilicon layer 11 is made of polysilicon formed by laser annealing amorphous silicon as an amorphous semiconductor.
  • the polysilicon layer 11 has a channel region 12 as an active layer provided at the center of the polysilicon layer 11. On both sides of the channel region 12, a source region 13 and a drain region 14, which are n + regions or P + regions, are provided to face each other.
  • a gate insulating film 15 which is a silicon oxide film having an insulating property, is laminated and formed. Further, on the gate insulating film 15 facing the channel region 12, a gate electrode 16 composed of a first metal layer 72 as a first conductive layer is formed by lamination.
  • the first metal layer 72 is made of an alloy containing molybdenum (Mo), that is, molybdenum-tungsten (MoW).
  • Mo molybdenum
  • these gate electrodes 16 are opposed to the channel regions 12 of the respective thin film transistors 4 and 5 via the gate insulating film 15, and have a width substantially equal to the width of the channel regions 12. I'll do it.
  • a wiring portion 17 as a gate wiring made of a second metal layer 73 as a second conductive layer is formed by lamination.
  • Each is a wiring between gate electrodes which is electrically connected to each gate electrode 16 and has a width dimension equal to the width dimension of each gate electrode 16.
  • these wiring portions 17 are made of a material having a smaller resistance value than the gate electrode 16.
  • a pixel storage capacitor 6 made of polysilicon is formed by lamination.
  • the pixel auxiliary capacitance 6 is provided adjacent to the p-channel thin film transistor 5, and is provided on the opposite side of the n-channel thin film transistor 4 via the thin film transistor 5.
  • the pixel auxiliary capacitance 6 is arranged on the same plane as the thin film transistors 4 and 5 on the glass substrate 3.
  • the pixel auxiliary capacitance 6 includes a capacitance portion 22 made of polysilicon.
  • the capacitance portion 22 is made of polysilicon formed by laser annealing of amorphous silicon as an amorphous semiconductor. Further, the capacitance section 22 is formed in the same step as the polysilicon layer 11 of each of the thin film transistors 4 and 5, and is laminated on the undercoat layer.
  • the gate insulating film 15 is laminated and formed. Then, on the gate insulating film 15 facing the capacitance portion 22, a capacitance wiring portion 23 composed of the second metal layer 73 of the same layer as the wiring portion 17 of each thin film transistor 4, 5 is laminated. It is formed.
  • the capacitance wiring portion 23 is provided on one side in the width direction of the capacitance portion 22 on the p-channel type thin film transistor 5 side. In other words, the capacitance wiring portion 23 is provided at a position closer to the p-channel thin film transistor 5 side than the center in the width direction of the capacitance portion 22.
  • Each of the capacitance wiring portions 23 forms a capacitance with the capacitance portion 22 via the gate insulating film 15 between the capacitance wiring portion 23 and the capacitance portion 22.
  • these capacitance wiring portions 23 are formed in the same step and in the same material as the wiring portions 17 of the respective thin film transistors 4 and 5. Therefore, the capacitance wiring portion 23 has a resistance value smaller than or smaller than the resistance value of the wiring portion 17 of each of the thin film transistors 4 and 5.
  • An interlayer insulating film 31 which is an insulating silicon oxide film, is laminated on the gate insulating film 15 including the capacitor wiring portion 23 and the wiring portions 17 of the thin film transistors 4 and 5. The film is formed.
  • the interlayer insulating film 31 and the gate insulating film 15 have A plurality of contact horns 32, 33, 34, 35, and 36 as conductive portions penetrating through the interlayer insulating film 31 and the gate insulating film 15 are provided with S openings.
  • each of the contact holes 32 and 33 is provided on the source region 13 and the drain region 14 of the thin-film transistor 4 on both sides of the gate electrode 16 of the n-channel thin-film transistor 4.
  • the contact hole 32 communicates with the source region 13 of the n-channel thin film transistor 4 and opens.
  • the contact hole 33 communicates with the drain region 14 of the n-channel thin film transistor 4 and opens. Let's do it.
  • Each of the contact holes 34 and 35 is provided on the source region 13 and the drain region 14 of the p-channel thin film transistor 5 on both sides of the gate electrode 16 thereof.
  • the contact hole 34 is open to communicate with the source region 13 of the p-channel thin film transistor 5, and the contact hole 35 is open to communicate with the drain region 14 of the p-channel thin film transistor 5. I have.
  • the contact horn hole 36 is open to communicate with the capacitance portion 22 of the pixel auxiliary capacitance 6.
  • a source electrode 41 as a signal line as a conductive layer is provided in a stacked manner.
  • the source electrode 41 is electrically connected to the source region 13 of the n-channel type thin film transistor 4 via the contact hole 32 to be conductive.
  • a drain electrode 42 as a signal line as a conductive layer is provided in a stacked manner.
  • the drain electrode 42 is electrically connected to the drain region 14 of the n-channel type thin film transistor 4 via the contact hole 33 to conduct.
  • a source electrode 43 as a signal line as a conductive layer is provided in a stacked manner.
  • the source electrode 43 is electrically connected to the source region 13 of the p-channel type thin film transistor 5 through the contact hole 34 to be conductive.
  • a drain electrode 44 as a signal line as a conductive layer is provided in a stacked manner.
  • the drain electrode 44 is electrically connected to the drain region 14 of the p-channel type thin film transistor 5 through the contact hole 33. The connection is continued.
  • an extraction electrode 45 as a gate extraction wiring, which is a conductive layer is provided in a stacked manner.
  • a protective film 51 is formed to cover each of the pixel auxiliary capacitance 6 and the pixel auxiliary capacitance 6.
  • the protective film 51 is provided with a contact hole 52 as a conductive portion penetrating the protective film 51.
  • the contact hole 52 is open to communicate with the extraction electrode 45 of the pixel auxiliary capacitance 6.
  • a pixel electrode 53 is formed by lamination.
  • the pixel electrode 53 is electrically connected to the lead-out electrode 45 via the contact hole 52 to conduct. That is, the pixel electrode 53 is electrically connected to the capacitor section 22 of the pixel auxiliary capacitor 6 via the extraction electrode 45.
  • the pixel electrode 53 is controlled by one of the thin film transistors 4 and 5.
  • an alignment film 54 is formed by lamination.
  • a rectangular flat plate-shaped counter substrate 61 is provided so as to face the array substrate 2.
  • the counter substrate 61 includes a glass substrate 62 which is a light-transmitting substrate as a substantially transparent rectangular flat insulating substrate.
  • a counter electrode 63 is provided on one main surface of the glass substrate 62 facing the array substrate 2.
  • an alignment film 64 is formed by lamination.
  • a liquid crystal 65 is sandwiched between the alignment film 64 of the counter substrate 61 and the alignment film 54 of the array substrate 2.
  • an amorphous silicon film as amorphous silicon which is an amorphous semiconductor having a film thickness of 50 nm, is formed on a glass substrate 3 by a CVD (Chemical Vapor D mark osition) method.
  • the amorphous silicon film on the glass substrate 3 is irradiated with an excimer laser beam (laser annealing) to be crystallized, so that the amorphous silicon film becomes a polysilicon film 71 as a polycrystalline semiconductor layer.
  • the thickness of the polysilicon film 71 be in the range of 40 nm or more and 80 nm or less.
  • diborane (B2H5) is implanted into the polysilicon film 71 by doping, and is formed into an island shape by a photolithography process.
  • the threshold voltage of each of the thin film transistors 4 and 5 can be controlled.
  • the gate insulating film 15 having a thickness of SlOOnm is formed on the glass substrate 3 including the island-shaped polysilicon films 71 by PE (Plasma Enhanced) _CVD.
  • a 300 nm-thick molybdenum-tungsten alloy (MoW) is formed on the gate insulating film 15 so as to become the gate electrode 16 of each of the thin film transistors 4 and 5.
  • a first metal layer 72 as one conductive layer is formed. At this time, the sheet resistance of the first metal layer 72 was 0.5 ⁇ / cm 2 .
  • the first metal layer 72 can be formed by forming a film of molybdenum-tantalum (MoTa) in addition to molybdenum tungsten (MoW).
  • the first metal layer 72 is formed by removing a portion of the resist (not shown) except for portions that become the source region 13 and the drain region 14 on both sides of the gate electrode 16 of the p-channel thin film transistor 5. Then, both sides of the polysilicon layer 11 of the thin film transistor 5 are plasma-etched with a mixed gas containing fluorine and oxygen. At this time, the wiring width of the p-channel type gate electrode 16 is not less than 1 ⁇ ⁇ ⁇ and not more than 2 ⁇ ⁇ .
  • the resist on the gate insulating film 15 is peeled off with an organic alkaline liquid.
  • diborane ⁇ 2 ⁇ 5 as a ⁇ -type dopant is implanted by doping.
  • the doping of diborane is for lowering the resistance value of the polysilicon layer 11 and for obtaining an ohmic contact with the metal.
  • injection into the polysilicon layer 11 of the diborane a dose of 10 15 CM_ 2 at an acceleration voltage 50 keV.
  • the first metal layer 72 to be the gate electrode 16 of the n-channel thin film transistor 4 and a portion of the first metal layer 72 to be the p-channel thin film transistor 5 are shown in FIG.
  • the resist is patterned and the n-channel thin film transistor 4 is softened.
  • Each of the portion serving as the source region 13 and the drain region 14 and the portion serving as the pixel auxiliary capacitor 6 are plasma-etched with a mixed gas containing fluorine and oxygen.
  • the wiring width of the gate electrode 16 of the n-channel type thin film transistor 4 is also set to 1.0 ⁇ or more and 2.0 ⁇ m or less.
  • the resist on the gate insulating film 15 is peeled off with an organic alkaline liquid.
  • the portion of the first metal layer 72 that becomes the gate electrode 16 of the n-channel thin film transistor 4 and the portion that becomes the p-channel thin film transistor 5 Of the n-channel type thin film transistor 4 and the polysilicon layer 11 serving as the capacitor portion 22 of the pixel auxiliary capacitor 6 by phosphine (PH3 ) Is implanted by doping.
  • the phosphine is injected into the polysilicon layer 11 at an acceleration voltage of 70 keV and a dose of 10 15 cm ⁇ 2 .
  • the first metal layer of the portion to be the gate electrode 16 of the n-channel thin film transistor 4 is once again formed After etching 72 to reduce the width dimension, the n_ region may be formed by lightly doping n-type dopant.
  • the length of the LDD region can be shortened, and the transistor characteristics (Ion characteristics) of the n-channel thin film transistor 4 can be improved.
  • each of the source region 13 and the drain region 14 of the n-channel type thin film transistor 4 and the p-channel type thin film transistor 5 and the capacitance portion 22 of the pixel auxiliary capacitance 6 are set to 400 °.
  • the source region 13, the drain region 14 and the capacitor 22 are activated by performing a thermal annealing process at a temperature of not less than C and not more than 500 ° C.
  • the sheet resistance of each of the source region 13 and the drain region 14 which are the p + regions of the p-channel thin film transistor 5 is set to 3 k ⁇ / cm 2, and the source region 13 which is the n + region of the n-channel thin film transistor 4 is set.
  • the sheet resistance of each of the drain region 14 and the drain region 14 was set to 2 k ⁇ / cm 2 .
  • a wiring portion 17 connecting the gate electrodes 16 of the thin film transistors 4 and 5 and a pixel storage capacitor The second metal layer 73, which is the second conductive layer to be the capacitance wiring portion 23 of 6, is formed of a low-resistance material film, and the second metal layer 73 is formed directly on the gate insulating film 15. I do.
  • the second metal layer 73 has a three-layer structure in which the thickness of each of titanium (Ti) Z aluminum-copper (A1Cu) / titanium (Ti) is 50 nm Z300 nm / 75 nm from the lower layer. A laminated film was used. Further, the sheet resistance of the second metal layer 73 was 0.12 QZcm 2 .
  • the second metal layer 73 is connected to the wiring portion 17 and the capacitor wiring portion 23 connecting the gate electrodes 16 of the first metal layer 72 by photolithography. Pattern so that At this time, when the second metal layer 73 contains aluminum (A1) or aluminum-copper (AlCu), dry etching is performed using a metal chlorine-based gas. Further, when the second metal layer 73 contains aluminum-neodymium (AlNd), wet etching is performed.
  • AlNd aluminum-neodymium
  • a 600 nm-thick silicon oxide film is formed on the gate insulating film 15 including the wiring portion 17 and the capacitor wiring portion 23 by the PE-CVD method.
  • An insulating film 31 is formed.
  • the source region 13 and the drain region 14 of each of the thin film transistors 4 and 5 and the capacitance portion 22 of the pixel auxiliary capacitance 6 are connected to each other by a photolithography process.
  • Each of the contact horns 32, 33, 34, 35, 36 through which they pass is formed.
  • a laminated film of, for example, molybdenum (Mo) having a thickness of 50 nm and aluminum (A1) having a thickness of 500 nm is formed on the 31 by a sputtering method.
  • the conductive layer 74 is etched by photolithography to form source electrodes 41 and 43, drain electrodes 42 and 44, and a lead electrode 45. At this time, when the conductive layer 74 is formed of a metal such as aluminum (Al) or aluminum-copper (AlCu), it is etched by chlorine gas and patterned.
  • Al aluminum
  • AlCu aluminum-copper
  • the entire surface of the interlayer insulating film 31 including the source electrode 41, 43, the drain electrode 42, 44, and the extraction electrode 45 is formed to a thickness of 500 ⁇ by PE-CVD.
  • a protective film 51 is formed by forming a silicon nitride film having a thickness of m.
  • the protective film 51 is etched to form a contact hole 52 in the protective film 51 which is electrically connected to the extraction electrode 45 of the pixel auxiliary capacitor 6.
  • tetrafluoromethane (CF4) gas and oxygen gas were used for this etching.
  • a transparent conductive film is formed by sputtering on the protective film 51 including the contact hole 52 to form a pixel electrode 53, and then a photolithography step and an etching step are performed. 53 is puttered into a pixel shape. At this time, oxalic acid (HOOC—COOH) is used for etching the pixel electrode 53.
  • HOOC—COOH oxalic acid
  • the gate electrode of each of the n-channel thin film transistor and the p-channel thin film transistor is formed in two layers to connect the wiring portion which is a low-resistance metal, the second metal
  • the photolithography step, and the etching step for forming the layer are added for the step of forming the capacitor part. As the number increases, productivity deteriorates.
  • n is added to the polysilicon layer serving as the capacitance portion before forming this gate electrode.
  • Phosphine (PH3) had to be implanted as doping dopant
  • the pixel auxiliary capacitance 6 is formed by a capacitance portion 22 made of polysilicon, the gate insulating film 15, and the second metal that is a low-resistance wiring.
  • the n + doping necessary for forming the capacitance part 22 of the pixel auxiliary capacitance 6 is formed as the capacitance wiring part 23 composed of the layer 73 by forming the source region 13 and the drain region 14 of the n-channel type thin film transistor 4.
  • the same process is performed.
  • the gate electrode 16 can be made thinner and lower in resistance while minimizing the number of steps, so that the liquid crystal display device 1 can have higher definition, higher aperture ratio and lower power consumption, and at the same time, have a memory circuit and A liquid crystal display device 1 having a built-in drive circuit up to TAB mounting can be formed.
  • each of the n-channel thin film transistor 4 and the p-channel thin film transistor 5 has a two-layer structure of the gate electrode 16 and the wiring portion 17.
  • a heat-resistant material is used for the gate electrode 16 that must be formed before thermal activation, and a low-resistance material is used for the long wiring length of the capacitance wiring portion 23 of the pixel auxiliary capacitor 6.
  • the second metal layer 73 is formed after thermal activation by using. Therefore, the wiring resistance of the gate electrode 16 of each of the thin film transistors 4 and 5 can be miniaturized and reduced.
  • the gate electrodes 16 of the thin film transistors 4 and 5 into two layers and changing the structure of the pixel auxiliary capacitance 6, the increase in the number of steps of the array substrate 2 can be minimized. The resistance of the gate electrodes 16 of these thin film transistors 4 and 5 can be reduced.
  • the liquid crystal display device 1 shown in FIGS. 11 to 19 is basically the same as the liquid crystal display device 1 shown in FIGS. 1 to 10, except that a gate insulating film 15 including a gate electrode 16 is After forming the first interlayer insulating film 81, contact holes 82 and 83 are formed in the first interlayer insulating film 81 as conduction portions communicating with the gate electrodes 16, and these contact holes 82, 83 are formed. A second metal layer 73 is formed on a first interlayer insulating film 81 including 83.
  • the interlayer insulating film 31 is formed by dividing the interlayer insulating film 31 into two layers, that is, a first interlayer insulating film 81 and a second interlayer insulating film 84.
  • a second metal layer 73 is formed between an insulating film 81 and a second inter-layer insulating film 84. That is, in the liquid crystal display device 1, after forming the first metal layer 72, the second metal layer 73 is formed via the first interlayer insulating film 81.
  • the first interlayer insulating film 81 is formed by being laminated on the gate insulating film 15 including each gate electrode 16.
  • the first interlayer insulating film 81 on each of the gate electrodes 16 has Contact holes 82 and 83 penetrating the first interlayer insulating film 81 in a direction perpendicular to the plane direction are provided. These contact holes 82 and 83 have a width dimension equal to the width dimension of each gate electrode 16.
  • the wiring portions 17 are formed in the contact holes 82 and 83. Each of these wiring portions 17 is electrically connected to each gate electrode 16.
  • a second interlayer insulating film 84 is formed by lamination.
  • the second interlayer insulating film 84, the first interlayer insulating film 81, and the gate insulating film 15 are respectively formed on the second interlayer insulating film 84, the first interlayer insulating film 81, and the gate insulating film 15.
  • the steps up to the formation of the gate electrode 16 on the gate insulating film 15 are the same as the steps shown in FIGS. 2 to 4 of the first embodiment.
  • a 50-nm-thick silicon oxide film is formed on the gate insulating film 15 including each gate electrode 16 by PE-CVD to form a first interlayer insulating film 81.
  • the film thickness of the first interlayer insulating film 81 is determined so that the capacitance of the pixel auxiliary capacitance 6 is larger than that of the product.
  • contact holes 82 and 83 for bonding to the respective gate electrodes 16 are formed in the first interlayer insulating film 81 by a photolithography process.
  • the first interlayer insulating film including these contact holes 82 and 83 is formed.
  • a 600 nm-thick silicon oxide film is formed on the first interlayer insulating film 81 including the wiring portions 17 and the capacitor wiring portions 23 to form a second interlayer insulating film.
  • a film 84 is formed.
  • a plurality of contact holes 32 penetrating through the second interlayer insulating film 84, the first interlayer insulating film 81, and the gate insulating film 15 are formed by photolithography.
  • a conductive layer 74 serving as a signal line wiring is formed on a second interlayer insulating film 84 including each of the contact horns 32, 33, 34, 35, and 36. After that, the conductive layer 74 is etched by a photolithography process, and the source electrode 41, 43, the drain electrode 42,
  • a silicon nitride film is formed on the entire surface of the interlayer insulating film 31 including the source electrodes 41 and 43, the drain electrodes 42 and 44, and the extraction electrode 45 by the PE-CVD method. Then, a protective film 51 is formed.
  • this protective film 51 is etched by photolithography to form a contact hole.
  • the pixel electrode 53 is formed on the protective film 51 including the contact hole 52.
  • the interlayer insulating film 31 has a two-layer structure of the first interlayer insulating film 81 and the second interlayer insulating film 84
  • the first embodiment The number of steps for forming the contact holes 82 and 83 is increased as compared with the embodiment.
  • the gate electrode 16 of the first metal layer 72 is protected by the first interlayer insulating film 81 when etching the second metal layer 73, it is not necessary to use high selectivity etching. Thus, the etching of the second metal layer 73 is facilitated.
  • the gate insulating film 15 When etching the gate electrode 16 of the first metal layer 72, the gate insulating film 15 is over-etched by about 30 nm. For this reason, when high-performance thin film transistors 4 and 5 are formed by the gate electrode 16 and the gate insulating film 15, if the gate insulating film 15 is thin, the gate insulating film 15 in the portion that becomes the pixel auxiliary capacitance 6 is formed. The film thickness becomes thin.
  • the polysilicon film 71 When the polysilicon film 71 is formed by laser annealing, there is a possibility that a projection may be formed on the surface of the polysilicon film 71. Therefore, when the thickness of the gate insulating film 15 in the portion that becomes the capacitor portion 22 of the pixel auxiliary capacitor 6 is thin, the capacitor portion 22 formed of the polysilicon film 71 and the capacitor formed of the second metal layer 73 are used. There is a possibility that the space between the capacitance portion 22 and the capacitance wiring portion 23 may leak due to insufficient insulation from the wiring portion 23. . As a result, the liquid crystal display device 1 may have a point defect, and the yield may be reduced.
  • the thickness of the gate insulating film 15 is small (for example, 9
  • the capacitance between the capacitance portion 22 and the capacitance wiring portion 23 of the pixel auxiliary capacitance 6 may be a circuit capacitance for driving the liquid crystal display device 1.
  • the first metal layer 72 may be made of an alloy containing molybdenum (Mo), that is, any of molybdenum-tungsten (MoW) and molybdenum-tantanole (MoTa).
  • Mo molybdenum
  • MoTa molybdenum-tungsten
  • MoTa molybdenum-tantanole
  • an alloy containing aluminum (A1) that is, at least one of aluminum (A1) and aluminum-copper (AlCu), molybdenum (Mo), titanium (Ti) ) And at least one of titanium nitride (TiN).
  • the number of steps can be minimized to reduce the thickness and the resistance of the gate wiring, so that the liquid crystal display device can achieve high definition, high aperture ratio, low power consumption, and at the same time, memory. It will be possible to form liquid crystal display devices with thin-film transistors that incorporate circuits and drive circuits that have previously been TAB-mounted.

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Abstract

　複数の島状のポリシリコン膜（７１）を含むガラス基板（３）上にゲート絶縁膜（１５）を成膜する。ゲート絶縁膜（１５）上に成膜した第１の金属層（７２）をパターニングして、薄膜トランジスタ（４，５）となる部分のポリシリコン層（１１）に対向したゲート絶縁膜（１５）上にゲート電極（１６）を設ける。ゲート電極（１６）を含むゲート絶縁膜（１５）上に第２の金属層（７３）を成膜する。薄膜トランジスタ（４，５）のゲート電極（１６）上に配線部（１７）を積層した。

Description

明 細 書
アレイ基板、液晶表示装置およびアレイ基板の製造方法
技術分野
[0001] 本発明は、スイッチング素子を備えたアレイ基板、液晶表示装置およびアレイ基板 の製造方法に関する。
背景技術
[0002] 近年、液晶表示装置は、単純な駆動回路である Xドライバ回路および Yドライバ回 路だけではなぐこれまでは TAB(Tape Automated Bonding)実装していた DAC (Digital-to-Analog Converter)回路などの外部回路までを透光性基板としてのガラス 基板の一主面上に作り込んだり、 SRAMあるいは DRAMなどのメモリ機能や光セン サなどが内蔵されたシステム液晶が製品化されている。
[0003] この種の液晶表示装置には、高性能なスイッチング素子としての薄膜トランジスタが 必要となるとともに、低消費電力化かつ高開口率化が求められる。この液晶表示装置 の高性能化および高開口率化のためには、第 1の金属層としてのゲート配線や信号 配線の細線化が必要となり、低消費電力化 (Hコモン反転駆動)や DAコンバータなど の回路を内蔵するためには M〇S容量部のフラットバンド電圧 (Vfb)を下げることが必 要となる。
[0004] これらゲート配線や信号配線を細線化すると、これらゲート配線あるいは信号配線 の配線抵抗が高くなるため消費電力が増加し、回路電源マージンが減少してしまう ので、低抵抗な配線材料が必要である。ここで、細線化とは、従来の配線幅 3 z m以 上 5 μ m以下を 0. 5 μ m以上 2 μ m以下に細くすることである。
[0005] MOS容量部に多結晶半導体層を用いた場合では、この MOS容量部のフラットバ ンド電圧を下げるために多結晶半導体層にリン (P)あるいはボロン (B)などの不純物を 注入して n型または p型にする方法が採用されている。
[0006] 具体的な液晶表示装置用のアレイ基板の製造方法としては、ガラス基板上に非晶 質半導体層を形成した後に、この非晶質半導体層をレーザビームァニールして多結 晶半導体層としてからパターユングする。この後、この多結晶半導体層を含むガラス 基板上にゲート絶縁膜を成膜する。
[0007] このとき、画素補助容量をある程度以上大きくないと、この画素補助容量を保持で きなくなるため、ゲート絶縁膜の膜厚は、なるべく薄いほうが好ましい。このため、多結 晶半導体層上にゲート絶縁膜を形成し、このゲート絶縁膜上にゲート電極の層を形 成した構造とする。したがって、このゲート電極を形成する前に、レジストをパターン二 ングして n型ドーパント (PH3)をドーピングにより注入して、 n— ch薄膜トランジスタ (TF T)の n+領域と、画素容量と、回路部の容量領域である容量部とのそれぞれを形成す る。
[0008] さらに、これら n+領域、画素容量および回路部の容量部のそれぞれを含むゲート 絶縁膜上にゲート電極を成膜した後、 p-ch薄膜トランジスタ (TFT)用となるゲート電 極をパターンユングしてから、 p型ドーパント (B2H5)を不純物として注入して、 p_ch 薄膜トランジスタの p+領域を形成する。
[0009] 次いで、 n— ch薄膜トランジスタ側のゲート電極をパターンニングした後、これら n— c h薄膜トランジスタおよび p-ch薄膜トランジスタそれぞれをァニールしてから、これら n -ch薄膜トランジスタの n+領域および p-ch薄膜トランジスタの p+領域のそれぞれを 活性化させる。次いで、これら n-chおよび p-ch薄膜トランジスタのゲート電極を含む ゲート絶縁膜上に層間絶縁膜を成膜する。
[0010] さらに、この層間絶縁膜に、 n-ch薄膜トランジスタの n+領域および p-ch薄膜トラン ジスタの p+領域に連通するコンタクトホールを形成した後、これらコンタクトホールを 含む層間絶縁膜上に導電層を形成する。この後、この導電層をパターニングして、 n -ch薄膜トランジスタの n+領域および p-ch薄膜トランジスタの p+領域に電気的に接 続されたソース電極およびドレイン電極を形成した構成が知られてレ、る。この構成は 、例えば特開 2002—359252号公報（第 7—10頁、図 8_図 9)に示されている。
[0011] この液晶表示装置には、ゲート配線としてモリブデン一タングステン (MoW)ゃモリブ デン-タンタル (MoTa)などのモリブデン (Mo)を含んだ合金が用いられている。そして 、この液晶表示装置のゲート電極もまた、ゲート配線の引き出し線、画素容量配線お よび回路容量配線のそれぞれが一層で一体的に形成されている。
[0012] モリブデン合金は、熱耐性があり、 500°C以上 600°C以下程度の熱活性化である 熱ァニールに十分絶え得る材料としてゲート電極に用いていた。ところ力 S、膜厚が 30 Onmのモリブデン合金のシート抵抗が 0. 5 Ω /cm2と高いため、細線化すると抵抗 が高くなるので、ゲート電極を微細化できなレ、。
[0013] このゲート電極を低抵抗にするために、モリブデン合金よりも低抵抗材料の、例え ば汎用性のあるアルミニウム (A1)やアルミニウム"!同 (AlCu)などのアルミニウム合金を 用いればよいと考えられる。ところ力 このアルミニウム合金では、後の工程である熱 活性化の際の温度が高いために配線がショートしやすくなつたり、エレクト口マイダレ ーシヨンによる抵抗劣化や断線などによる信頼性が劣化する問題が生じるおそれが ある。すなわち、熱活性化の際に、高温でアルミニウムまたはアルミニウム合金をァニ ールすると、ヒロックが発生し、配線間がショートしやすくなる。このため、ゲート電極を 低抵抗化することはプロセスの点から困難である。
[0014] さらに、アルミニウム—ネオジム (AlNd)を用いた場合には、 500°C以下の温度でァ ニールをしても信頼性などの問題は生じないが、加工精度や生産性に問題がある。 すなわち、このアルミニウム一ネオジムを用いた場合に 2 μ ΐη以下に細線化すると、ゥ エツトエッチングでは線幅のばらつき制御が困難であるため薄膜トランジスタのゲート 電極の長さのばらつきが大きくなつてしまう。このため、この薄膜トランジスタのトランジ スタ特性がばらつく原因となるから、このばらつきの制御が可能なドライエッチングで 加工することになる。
発明の開示
[0015] し力、しながら、上記液晶表示装置のゲート電極をアルミニウム-ネオジムとし、このゲ ート電極をドライエッチングした場合には、ドライエッチング装置のチャンバの内壁面 に塩ィ匕アルミニウム (A1C12)などのエッチング生成物が多量に付着してしまうので、生 産性の向上が容易ではなレ、。このため、ゲート電極の細線化が必要な製品では、加 ェの点からアルミニウム一ネオジムをゲート電極として用いることは難しい。よって、ゲ ート電極を細線化および低抵抗化することが容易ではないとレ、う問題を有してレ、る。
[0016] 本発明は、このような点に鑑みなされたもので、第 1の導電層を細線化および低抵 抗化できるアレイ基板、液晶表示装置、およびアレイ基板の製造方法を提供すること を目的とする。 [0017] 本発明の態様に係るアレイ基板は、
透光性基板と、
この透光性基板の一主面に設けられた複数の多結晶半導体層と、
これら複数の多結晶半導体層を含む前記透光性基板の一主面に設けられたゲート 絶縁膜と、
前記複数の多結晶半導体層のいずれか一に対向して前記ゲート絶縁膜を介して 設けられた第 1の導電層と、
この第 1の導電層の一主面に設けられこの第 1の導電層に電気的に接続された配 線部、および前記複数の多結晶半導体層のレ、ずれか他に対向して前記ゲート絶縁 膜を介して設けられこの多結晶半導体層との間に容量を形成する容量配線部を備え た第 2の導電層と
を具備している。
[0018] また、本発明の他の態様に係る液晶表示装置は、
透光性基板と、この透光性基板の一主面に設けられた複数の多結晶半導体層と、 これら複数の多結晶半導体層を含む前記透光性基板の一主面に設けられたゲート 絶縁膜と、前記複数の多結晶半導体層のレ、ずれ力一に対向して前記ゲート絶縁膜 を介して設けられた第 1の導電層と、この第 1の導電層の一主面に設けられこの第 1 の導電層に電気的に接続された配線部、および前記複数の多結晶半導体層のいず れか他に対向して前記ゲート絶縁膜を介して設けられこの多結晶半導体層との間に 容量を形成する容量配線部を備えた第 2の導電層とを有したアレイ基板と、
このアレイ基板に対向して設けられた対向基板と、
この対向基板および前記アレイ基板の間に介揷された液晶と
を具備している。
[0019] また、本発明の他の態様に係るアレイ基板の製造方法は、
透光性基板の一主面に複数の多結晶半導体層を設け、
これら複数の多結晶半導体層を含む前記透光性基板の一主面にゲート絶縁膜を 設け、
このゲート絶縁膜の一主面に第 1の導電層を設け、 この第 1の導電層をパターユングして前記複数の多結晶半導体層のいずれかに対 向する一対のゲート電極を形成し、
これら一対のゲート電極のいずれか一をマスクとして、このゲート電極に対向した前 記多結晶半導体層にドーピングして p型スイッチング素子のソース領域およびドレイ ン領域とし、
これら一対のゲート電極のいずれか他をマスクとして、このゲート電極に対向した前 記多結晶半導体層と、前記ゲート電極が対向して設けられていない前記多結晶半導 体層とのそれぞれにドーピングして、 n型スイッチング素子のソース領域およびドレイ ン領域と、補助容量の容量部とを形成し、
前記一対のゲート電極を含む前記ゲート絶縁膜の一主面に第 2の導電層を形成し この第 2の導電層をパターユングして、前記一対のゲート電極の対向する一対の配 線部と、これら一対のゲート電極が対向して設けられていない前記多結晶半導体層 に対向する前記補助容量の補助容量部とのそれぞれを形成する。
図面の簡単な説明
[図 1]本発明の第 1の実施の形態に係る液晶表示装置を示す説明断面図である。
[図 2]同上液晶表示装置の透光性基板上に第 1の導電層を形成した状態を示す説 明断面図である。
[図 3]同上液晶表示装置の pチャネル型の薄膜トランジスタのソース領域およびドレイ ン領域となる部分をドープする状態を示す説明断面図である。
[図 4]同上液晶表示装置の nチャネル型の薄膜トランジスタのソース領域およびドレイ ン領域となる部分と補助容量の容量部となる部分とをドープする状態を示す説明断 面図である。
[図 5]同上液晶表示装置のゲート電極を含むゲート絶縁膜上に第 2の金属層を形成 した状態を示す説明断面図である。
[図 6]同上液晶表示装置の第 2の導電層をパターニングした状態を示す説明断面図 である。
[図 7]同上液晶表示装置の配線部および容量配線部を含むゲート絶縁膜上に層間 絶縁膜を設けた状態を示す説明断面図である。
[図 8]同上液晶表示装置の層間絶縁膜にコンタ外ホールを形成した状態を示す説 明断面図である。
[図 9]同上液晶表示装置のコンタクトホールを含む層間絶縁膜上に形成した導電層 をパターニングした状態を示す説明断面図である。
[図 10]同上液晶表示装置のソース電極、ドレイン電極および引き出し電極を含む層 間絶縁膜上に保護膜を形成した状態を示す説明断面図である。
[図 11]本発明の第 2の実施の形態に係る液晶表示装置を示す説明断面図である。
[図 12]同上液晶表示装置のゲート電極を含むゲート絶縁膜上に第 1の層間絶縁膜を 形成した状態を示す説明断面図である。
[図 13]同上液晶表示装置の第 1の層間絶縁膜にコンタクトホールを形成した状態を 示す説明断面図である。
[図 14]同上液晶表示装置のコンタクトホールを含む第 1の層間絶縁膜上に第 2の金 属層を形成した状態を示す説明断面図である。
[図 15]同上液晶表示装置の第 2の金属層をパターニングした状態を示す説明断面 図である。
[図 16]同上液晶表示装置の配線部および容量配線部を含むゲート絶縁膜上に第 2 の層間絶縁膜を設けた状態を示す説明断面図である。
[図 17]同上液晶表示装置の第 2の層間絶縁膜にコンタクトホールを形成した状態を 示す説明断面図である。
[図 18]同上液晶表示装置のコンタクトホールを含む第 2の層間絶縁膜上に形成した 導電層をパターニングした状態を示す説明断面図である。
[図 19]同上液晶表示装置のソース電極、ドレイン電極および引き出し電極を含む第 2 の層間絶縁膜上に保護膜を形成した状態を示す説明断面図である。
発明を実施するための最良の形態
[0021] 以下、本発明の第 1の実施の形態に係る液晶表示装置の構成を図 1ないし図 10を 参照して説明する。
[0022] 図 1ないし図 10において、平面表示装置としての液晶表示装置 1は、薄膜トランジ スタ方式液晶表示装置であり、略矩形平板状のアレイ基板 2を備えている。このァレ ィ基板 2は、略透明な矩形平板状の絶縁基板としての透光性基板であるガラス基板 3 を有している。このガラス基板 3の一主面である表面上には、シリコン窒化膜や酸化 シリコン膜などにて構成された図示しないアンダーコート層が積層されて成膜されて いる。
[0023] このアンダーコート層上には、液晶表示用の n型スイッチング素子としての複数の n チャネル (n— ch)型の薄膜トランジスタ (TFT)4がマトリクス状に形成されている。さらに 、このアンダーコート層上には、液晶表示用の p型スイッチング素子としての複数の p チャネル (p— ch)型の薄膜トランジスタ 5と、補助容量としての複数の画素補助容量 6と のそれぞれがマトリクス状に複数形成されている。
[0024] ここで、これら薄膜トランジスタ 4, 5のそれぞれは、 1画素構成要素として配設され ている。さらに、これら薄膜トランジスタ 4， 5のそれぞれは、アンダーコート層上に形 成された多結晶半導体層としてのポリシリコン層 11を備えている。このポリシリコン層 11は、非晶質半導体としてのアモルファスシリコンのレーザァニールにより形成され たポリシリコンにより構成されている。そして、このポリシリコン層 11は、このポリシリコン 層 11の中央部に設けられた活性層としてのチャネル領域 12を有している。このチヤ ネル領域 12の両側には、 n+領域あるいは P+領域であるソース領域 13およびドレイ ン領域 14のそれぞれが対向して設けられてレ、る。
[0025] これらチャネル領域 12、ソース領域 13およびドレイン領域 14それぞれを含むアン ダーコート層上には、絶縁性を有するシリコン酸化膜であるゲート絶縁膜 15が積層さ れて成膜されている。さらに、チャネル領域 12に対向したゲート絶縁膜 15上には、第 1の導電層としての第 1の金属層 72にて構成されたゲート電極 16が積層されて成膜 されている。第 1の金属層 72は、モリブデン (Mo)を含んだ合金、すなわちモリブデン —タングステン (MoW)により構成されている。ここで、これらゲート電極 16は、ゲート絶 縁膜 15を介して各薄膜トランジスタ 4, 5のチャネル領域 12に対向しており、このチヤ ネル領域 12の幅寸法に略等しレ、幅寸法を有してレ、る。
[0026] これらゲート電極 16上には、第 2の導電層としての第 2の金属層 73にて構成された ゲート配線としての配線部 17が積層されて形成されている。これら配線部 17のそれ ぞれは、各ゲート電極 16に対して電気的に接続され、各ゲート電極 16の幅寸法に 等しい幅寸法を有するゲート電極間配線である。ここで、これら配線部 17は、ゲート 電極 16よりも抵抗値の小さい材質によって構成されている。
[0027] 一方、薄膜トランジスタ 4， 5に連続したアンダーコート層上には、ポリシリコンにて構 成された画素補助容量 6が積層されて形成されている。この画素補助容量 6は、 pチ ャネル型の薄膜トランジスタ 5に隣接して設けられており、この薄膜トランジスタ 5を介 した nチャネル型の薄膜トランジスタ 4の反対側に設けられている。
[0028] この画素補助容量 6は、ガラス基板 3上の薄膜トランジスタ 4, 5と同一平面上に配 置されている。また、この画素補助容量 6は、ポリシリコンにて構成された容量部 22を 備えている。この容量部 22は、非晶質半導体としてのアモルファスシリコンのレーザ ァニールにより形成されたポリシリコンにより構成されている。また、この容量部 22は、 各薄膜トランジスタ 4, 5のポリシリコン層 11と同一工程にて形成されており、アンダー コート層上に積層されている。
[0029] この容量部 22を含むアンダーコート層上には、ゲート絶縁膜 15が積層されて成膜 されている。そして、容量部 22に対向したゲート絶縁膜 15上には、各薄膜トランジス タ 4, 5の配線部 17と同一層の第 2の金属層 73にて構成された容量配線部 23が積 層されて形成されている。この容量配線部 23は、 pチャネル型の薄膜トランジスタ 5側 である容量部 22の幅方向における一側よりに設けられている。言い換えると、この容 量配線部 23は、容量部 22の幅方向における中央部よりも pチャネル型の薄膜トラン ジスタ 5側に寄った位置に設けられている。
[0030] これら容量配線部 23のそれぞれは、これら容量配線部 23と容量部 22との間のゲ ート絶縁膜 15を介して、これら容量部 22との間に容量を形成する。ここで、これら容 量配線部 23は、各薄膜トランジスタ 4, 5の配線部 17と同一工程および同一材質に て形成されている。したがって、これら容量配線部 23は、各薄膜トランジスタ 4, 5の配 線部 17の抵抗値よりも小さレ、抵抗値を有してレ、る。
[0031] この容量配線部 23および各薄膜トランジスタ 4， 5の配線部 17のそれぞれを含むゲ ート絶縁膜 15上には、絶縁性を有する酸化シリコン膜である層間絶縁膜 31が積層さ れて成膜されている。そして、これら層間絶縁膜 31およびゲート絶縁膜 15には、これ ら層間絶縁膜 31およびゲート絶縁膜 15のそれぞれを貫通した導通部としての複数 のコンタクトホーノレ 32, 33, 34, 35, 36力 S開口されて設けられてレヽる。
[0032] ここで、コンタクトホール 32, 33のそれぞれは、 nチャネル型の薄膜トランジスタ 4の ゲート電極 16の両側である、この薄膜トランジスタ 4のソース領域 13およびドレイン領 域 14上に設けられている。そして、コンタクトホール 32は、 nチャネル型の薄膜トラン ジスタ 4のソース領域 13に連通して開口しており、コンタクトホール 33は、 nチャネル 型の薄膜トランジスタ 4のドレイン領域 14に連通して開口してレ、る。
[0033] コンタクトホール 34, 35のそれぞれは、 pチャネル型の薄膜トランジスタ 5のゲート電 極 16の両側である、この薄膜トランジスタ 5のソース領域 13およびドレイン領域 14上 に設けられている。そして、コンタクトホール 34は、 pチャネル型の薄膜トランジスタ 5 のソース領域 13に連通して開口しており、コンタクトホール 35は、 pチャネル型の薄 膜トランジスタ 5のドレイン領域 14に連通して開口している。また、コンタクトホーノレ 36 は、画素補助容量 6の容量部 22に連通して開口している。
[0034] nチャネル型の薄膜トランジスタ 4のソース領域 13に連通したコンタクトホール 32に は、導電層としての信号線であるソース電極 41が積層されて設けられている。このソ ース電極 41は、コンタクトホール 32を介して nチャネル型の薄膜トランジスタ 4のソー ス領域 13に電気的に接続されて導通されている。また、 nチャネル型の薄膜トランジ スタ 4のドレイン領域 14に連通したコンタクトホール 33には、導電層としての信号線で あるドレイン電極 42が積層されて設けられている。このドレイン電極 42は、コンタクト ホール 33を介して nチャネル型の薄膜トランジスタ 4のドレイン領域 14に電気的に接 続されて導通されている。
[0035] pチャネル型の薄膜トランジスタ 5のソース領域 13に連通したコンタクトホール 34に は、導電層としての信号線であるソース電極 43が積層されて設けられている。このソ ース電極 43は、コンタクトホール 34を介して pチャネル型の薄膜トランジスタ 5のソー ス領域 13に電気的に接続されて導通されている。また、 pチャネル型の薄膜トランジ スタ 5のドレイン領域 14に連通したコンタクトホール 35には、導電層としての信号線で あるドレイン電極 44が積層されて設けられている。このドレイン電極 44は、コンタクト ホール 33を介して pチャネル型の薄膜トランジスタ 5のドレイン領域 14に電気的に接 続されて導通されている。さらに、画素補助容量 6の容量部 22に連通したコンタクトホ ール 36には、導電層であるゲート引き出し配線としての引き出し電極 45が積層され て設けられている。
[0036] 一方、各薄膜トランジスタ 4， 5のソース電極 41 , 43およびドレイン電極 42， 44と、 画素補助容量 6の引き出し電極 45とを含む層間絶縁膜 31上には、これら薄膜トラン ジスタ 4， 5および画素補助容量 6のそれぞれを覆うように保護膜 51が積層されて成 膜されている。そして、この保護膜 51には、この保護膜 51を貫通した導通部としての コンタクトホール 52が開口されて設けられている。このコンタクトホール 52は、画素補 助容量 6の引き出し電極 45に連通して開口している。
[0037] このコンタクトホール 52を含む保護膜 51上には、画素電極 53が積層されて成膜さ れている。この画素電極 53は、コンタクトホール 52を介して引き出し電極 45に電気 的に接続されて導通されている。すなわち、この画素電極 53は、引き出し電極 45を 介して画素補助容量 6の容量部 22に電気的に接続されている。また、この画素電極 53は、いずれかの薄膜トランジスタ 4, 5によって制御されている。さらに、この画素電 極 53を含んだ保護膜 51上には、配向膜 54が積層されて成膜されている。
[0038] 一方、アレイ基板 2に対向して矩形平板状の対向基板 61が配設されている。この 対向基板 61は、略透明な矩形平板状の絶縁基板としての透光性基板であるガラス 基板 62を備えている。このガラス基板 62のアレイ基板 2に対向した側の一主面には 、対向電極 63が設けられている。また、この対向電極 63上には配向膜 64が積層さ れて成膜されている。そして、この対向基板 61の配向膜 64とアレイ基板 2の配向膜 5 4との間には、液晶 65が狭持されている。
[0039] 次に、上記第 1の実施の形態のアレイ基板の製造方法を説明する。
[0040] まず、 CVD(Chemical Vapor D印 osition)法にて膜厚 50nmの非晶質半導体である 非結晶シリコンとしてのアモルファスシリコン膜をガラス基板 3上に成膜する。この後、 このガラス基板 3上のアモルファスシリコン膜にエキシマレーザビームを照射して（レ ーザァニールして)結晶化させて、このアモルファスシリコン膜を多結晶半導体層とし てのポリシリコン膜 71にする。このとき、このポリシリコン膜 71の膜厚を 40nm以上 80 nm以下の範囲にすることが望ましい。 [0041] 次いで、このポリシリコン膜 71にジボラン (B2H5)をドーピングにより注入して、フォト リソ工程にて島状にする。このとき、このポリシリコン膜 71に注入したボロン濃度を 101 6/cm3以上 1017/cm3以下とする。なお、このポリシリコン膜 71にボロンを注入する ことによって、各薄膜トランジスタ 4， 5の閾値電圧が制御可能となる。
[0042] さらに、 PE(Plasma Enhanced)_CVD法にて、各島状のポリシリコン膜 71を含むガラ ス基板 3上に、膜厚力 SlOOnmのゲート絶縁膜 15を成膜する。
[0043] 次いで、図 2に示すように、このゲート絶縁膜 15上に、各薄膜トランジスタ 4， 5のゲ ート電極 16となる膜厚 300nmのモリブデン一タングステン合金 (MoW)を成膜して第 1の導電層である第 1の金属層 72を形成する。このとき、この第 1の金属層 72のシー ト抵抗が 0. 5 Ω /cm2となった。なお、この第 1の金属層 72としては、モリブデンータ ングステン (MoW)の他に、モリブデン一タンタル (MoTa)を成膜して形成することもで きる。
[0044] この後、フォトリソ工程にて第 1の金属層 72を pチャネル型の薄膜トランジスタ 5のゲ ート電極 16の両側のソース領域 13およびドレイン領域 14となる部分を除いた部分の 図示しないレジストをパターエングして、この薄膜トランジスタ 5のポリシリコン層 11の 両側を、フッ素と酸素とを含む混合ガスでプラズマエッチングする。このとき、この pチ ャネル型のゲート電極 16の配線幅を 1 · Ο μ ΐη以上 2· Ο μ ΐη以下とする。
[0045] そして、このプラズマエッチングをした後に、ゲート絶縁膜 15上のレジストを有機ァ ルカリ液で剥離する。
[0046] この状態で、図 3に示すように、プラズマエッチングをした後に残った第 1の金属層 7 2をマスクとして、 ρチャネル型の薄膜トランジスタ 5のソース領域 13およびドレイン領 域 14となる部分に ρ型ドーパントであるジボラン (Β2Η5)をドーピングにより注入する。 ここで、このジボランのドープは、ポリシリコン層 11の抵抗値を下げ、金属とのォーミツ クコンタクトを取るためである。なお、このジボランのポリシリコン層 11への注入は加速 電圧 50keVでドーズ量を 1015cm_2とする。
[0047] 次いで、フォトリソ工程にて第 1の金属層 72の nチャネル型の薄膜トランジスタ 4のゲ ート電極 16となる部分と pチャネル型の薄膜トランジスタ 5となる部分とのそれぞれに 図示しなレ、レジストをパターユングして、これら nチャネル型の薄膜トランジスタ 4のソ ース領域 13およびドレイン領域 14となる部分と、画素補助容量 6となる部分のそれぞ れを、フッ素と酸素とを含む混合ガスにてプラズマエッチングする。このとき、この nチ ャネル型の薄膜トランジスタ 4のゲート電極 16の配線幅も 1 · 0 μ ΐη以上 2· 0 μ m以 下とする。
[0048] そして、このプラズマエッチングをした後に、ゲート絶縁膜 15上のレジストを有機ァ ルカリ液で剥離する。
[0049] この後、図 4に示すように、フォトリソ工程にて第 1の金属層 72の nチャネル型の薄 膜トランジスタ 4のゲート電極 16となる部分と pチャネル型の薄膜トランジスタ 5となる 部分とのそれぞれにレジスト 70をパターユングして、 nチャネル型の薄膜トランジスタ 4のソース領域 13およびドレイン領域 14と、画素補助容量 6の容量部 22となるポリシ リコン層 11に n型ドーパントであるホスフィン (PH3)をドーピングにより注入する。なお 、このホスフィンのポリシリコン層 11への注入は加速電圧 70keVでドーズ量を 1015c m— 2とする。
[0050] ここで、 nチャネル型の薄膜トランジスタ 4を LDD(Lightly Doped Drain)構造にする 場合には、さらにもう一度、この nチャネル型の薄膜トランジスタ 4のゲート電極 16とな る部分の第 1の金属層 72をエッチングして幅寸法を小さくした後に、 n型ドーパントを 低ドープして n_領域を形成することもできる。
[0051] このとき、この nチャネル型の薄膜トランジスタ 4のゲート電極 16となる第 1の金属層
72を同一のマスクとして高ドープおよび低ドープのそれぞれができるので、 LDD領 域の長さを短縮できるとともに、この nチャネル型の薄膜トランジスタ 4のトランジスタ特 性 (Ion特性)を向上できる。
[0052] この後、 nチャネル型の薄膜トランジスタ 4および pチャネル型の薄膜トランジスタ 5そ れぞれのソース領域 13およびドレイン領域 14と、画素補助容量 6の容量部 22とのそ れぞれを 400°C以上 500°C以下の温度で熱ァニール処理して、これらソース領域 13 、ドレイン領域 14および容量部 22を活性化する。このとき、 pチャネル型の薄膜トラン ジスタ 5の p+領域であるソース領域 13およびドレイン領域 14それぞれのシート抵抗 を 3k Ω /cm2とし、 nチャネル型の薄膜トランジスタ 4の n+領域であるソース領域 13 およびドレイン領域 14それぞれのシート抵抗を 2k Ω /cm2とした。 [0053] 次いで、図 5に示すように、各薄膜トランジスタ 4, 5のゲート電極 16を含むゲート絶 縁膜 15上に、これら薄膜トランジスタ 4, 5のゲート電極 16間を結ぶ配線部 17および 画素補助容量 6の容量配線部 23となる第 2の導電層である第 2の金属層 73を低抵 抗材料膜にて成膜して、この第 2の金属層 73をゲート絶縁膜 15上に直接形成する。
[0054] このとき、この第 2の金属層 73としては、下層からチタン (Ti)Zアルミニウム-銅 (A1C u)/チタン (Ti)のそれぞれの膜厚が 50nmZ300nm/75nmである三層構造の積 層膜とした。さらに、この第 2の金属層 73のシート抵抗は、 0. 12 Q Zcm2であった。 なお、この第 2の金属層 73としては、チタン (Ti)/窒化チタン (TiN)/アルミニウム— 銅 (AlCu)/チタン (Ti)Z窒化チタン (TiN)の五層構造や、アルミニウム一銅を純アル ミニゥムに変更した構造 (例えば、 Ti/Al/Ti)や、アルミニウム一ネオジム (AlNd)Z モリブデン (Mo)などでもよレヽ。
[0055] この後、図 6に示すように、フォトリソグラフイエ程にて、第 2の金属層 73を第 1の金 属層 72のゲート電極 16間を繋ぐ配線部 17および容量配線部 23となるようにパター ニングする。このとき、この第 2の金属層 73がアルミニウム (A1)あるいはアルミニウム— 銅 (AlCu)を含んでいる場合には、金属塩素系ガスによるドライエッチングをする。ま た、この第 2の金属層 73が、アルミニウム-ネオジム (AlNd)を含んでいる場合には、 ウエットエッチングをする。
[0056] 次いで、図 7に示すように、 PE— CVD法にて、これら配線部 17および容量配線部 2 3を含むゲート絶縁膜 15上に膜厚 600nmのシリコン酸化物を成膜して層間絶縁膜 3 1を形成する。
[0057] 続いて、図 8に示すように、フォトリソグラフイエ程にて、各薄膜トランジスタ 4, 5のソ ース領域 13およびドレイン領域 14と、画素補助容量 6の容量部 22とのそれぞれに連 通するコンタクトホーノレ 32， 33， 34, 35， 36のそれぞれを形成する。
[0058] この後、これらコンタクトホール 32， 33， 34, 35， 36のそれぞれを含む層間絶縁膜
31上に、信号線配線となる導電層 74として、例えば膜厚が 50nmのモリブデン (Mo) と膜厚 500nmのアルミニウム (A1)との積層膜をスパッタリング法にて成膜する。
[0059] 続いて、図 9に示すように、フォトリソグラフイエ程にて導電層 74をエッチングして、ソ ース電極 41 , 43、ドレイン電極 42， 44および引き出し電極 45を形成する。このとき、 この導電層 74をアルミニウム (Al)やアルミニウム一銅 (AlCu)などの金属で形成した場 合には、塩素ガスでエッチングしてパターエングする。
[0060] さらに、図 10に示すように、これらソース電極 41, 43、ドレイン電極 42, 44および 引き出し電極 45を含む層間絶縁膜 31上の全面に、 PE— CVD法にて、膜厚が 500η mのシリコン窒化膜を成膜して保護膜 51を形成する。
[0061] 続いて、フォトリソグラフイエ程にて、この保護膜 51をエッチングして、この保護膜 51 に画素補助容量 6の引き出し電極 45に導通するコンタクトホール 52を形成する。こ のとき、このエッチングとしては、テトラフルォロメタン (CF4)ガスと酸素ガスとを用いた
[0062] この後、このコンタクトホール 52を含む保護膜 51上に透明導電膜をスパッタにて成 膜して画素電極 53を形成した後、フォトリソグラフイエ程およびエッチング工程をして 、この画素電極 53を画素形状にパターユングする。このとき、この画素電極 53のエツ チングには、蓚酸 (HOOC— COOH)を用いる。
[0063] ここで、従来のように、 nチャネル型の薄膜トランジスタおよび pチャネル型の薄膜ト ランジスタそれぞれのゲート電極を 2層化して低抵抗金属である配線部を繋ぐ場合に は、第 2の金属層を形成する工程として、成膜工程、フォトリソグラフイエ程およびエツ チング工程の他に、容量部を形成する工程としてフォトリソグラフイエ程、 n+ドーピン グ工程およびレジスト剥離工程が追加されるため、工程数が増えて生産性が劣化す る。
[0064] 特に、画素補助容量をポリシリコンにて構成された容量部とゲート絶縁膜とゲート電 極とで形成しょうとすると、このゲート電極を形成する前に容量部となるポリシリコン層 に n型ドーパントとしてホスフィン (PH3)をドーピングにより注入しておく必要があった
[0065] そこで、上記第 1の実施の形態のように、画素補助容量 6を、ポリシリコンにて構成さ れた容量部 22と、ゲート絶縁膜 15と、低抵抗配線である第 2の金属層 73にて構成さ れた容量配線部 23として、この画素補助容量 6の容量部 22の形成に必要な n+ドー ピングを、 nチャネル型の薄膜トランジスタ 4のソース領域 13およびドレイン領域 14の 形成と同時に同一工程でする。 [0066] この結果、従来必要であった容量形成工程、すなわちフォトリソグラフイエ程、 n+ド 一ビング工程およびレジスト剥離工程を無くすことができる。よって、工程数を最小限 に抑えてゲート電極 16を細線化および低抵抗化できるから、液晶表示装置 1として 高精細化、高開口率化および低消費電力化できると同時に、メモリ回路や、これまで TAB実装していた駆動回路を内蔵した液晶表示装置 1を形成できる。
[0067] また、 nチャネル型の薄膜トランジスタ 4および pチャネル型の薄膜トランジスタ 5それ ぞれをゲート電極 16と配線部 17との 2層構造にした。この結果、熱活性前に形成し なければならないゲート電極 16には熱耐性のある材料を用レ、、画素補助容量 6の容 量配線部 23の引回し長さが長い部分には低抵抗材料を用いて第 2の金属層 73を熱 活性化後に形成する。このため、これら薄膜トランジスタ 4， 5それぞれのゲート電極 1 6の配線抵抗を微細化および低抵抗化できる。
[0068] したがって、これら薄膜トランジスタ 4, 5のゲート電極 16を 2層化にし、かつ画素補 助容量 6の構造を変更したことによって、アレイ基板 2の工程数の増加を最小限に抑 えつつ、これら薄膜トランジスタ 4, 5のゲート電極 16を低抵抗化できる。
[0069] 次に、本発明の第 2の実施の形態に係る液晶表示装置の構成を図 11ないし図 19 を参照して説明する。
[0070] この図 11ないし図 19に示す液晶表示装置 1は、基本的には図 1ないし図 10に示 す液晶表示装置 1と同様であるが、ゲート電極 16を含むゲート絶縁膜 15上に第 1の 層間絶縁膜 81を形成した後に、この第 1の層間絶縁膜 81に各ゲート電極 16に連通 する導通部としてのコンタクトホール 82, 83を形成して力ら、これらコンタクトホール 8 2, 83を含む第 1の層間絶縁膜 81上に、第 2の金属層 73を成膜したものである。
[0071] 言い換えると、この液晶表示装置 1は、層間絶縁膜 31を第 1の層間絶縁膜 81と第 2 の層間絶縁膜 84との 2層に分けて成膜して、これら第 1の層間絶縁膜 81と第 2の層 間絶縁膜 84との間に第 2の金属層 73を形成したものである。すなわち、この液晶表 示装置 1は、第 1の金属層 72を形成した後に、第 1の層間絶縁膜 81を介して第 2の 金属層 73を形成したものである。
[0072] この第 1の層間絶縁膜 81は、各ゲート電極 16を含むゲート絶縁膜 15上に積層され て成膜されている。また、これら各ゲート電極 16上の第 1の層間絶縁膜 81には、この 第 1の層間絶縁膜 81を面方向に対して垂直な方向に向けて貫通したコンタクトホー ノレ 82, 83が設けられている。これらコンタクトホール 82, 83は、各ゲート電極 16の幅 寸法に等しい幅寸法を有している。そして、これらコンタクトホール 82, 83には、配線 部 17が形成されている。これら配線部 17のそれぞれは、各ゲート電極 16に対して電 気的に接続されている。
[0073] これら配線部 17および容量配線部 23を含む第 1の層間絶縁膜 81上には、第 2の 層間絶縁膜 84が積層されて成膜されている。そして、これら第 2の層間絶縁膜 84、 第 1の層間絶縁膜 81およびゲート絶縁膜 15には、これら第 2の層間絶縁膜 84、第 1 の層間絶縁膜 81およびゲート絶縁膜 15のそれぞれを面方向に直交する垂直方向 である上下方向に向けて貫通した複数のコンタクトホール 32， 33， 34, 35, 36が開 口されている。
[0074] 次に、上記第 2の実施の形態のアレイ基板の製造方法を説明する。
[0075] なお、ゲート絶縁膜 15上にゲート電極 16を形成するまでの工程は、上記第 1の実 施の形態の図 2ないし図 4に示す工程と同様である。
[0076] そして、図 12に示すように、 PE—CVD法にて、各ゲート電極 16を含むゲート絶縁 膜 15上に膜厚 50nmのシリコン酸化物を成膜して第 1の層間絶縁膜 81を形成する。 このとき、この第 1の層間絶縁膜 81の膜厚は、画素補助容量 6での容量が製品スぺ ックのィ直よりも大きくなるように決定する。
[0077] 次いで、図 13に示すように、フォトリソ工程にて、第 1の層間絶縁膜 81に各ゲート電 極 16との接合のためのコンタクトホール 82, 83を形成する。
[0078] この後、図 14に示すように、これらコンタクトホール 82, 83を含む第 1の層間絶縁膜
81上に、各ゲート電極 16間を結ぶ配線部 17および画素補助容量 6の容量配線部 2 3となる第 2の金属層 73を低抵抗材料膜にて成膜した後に、図 15に示すように、フォ トリソグラフイエ程をしてからエッチング工程をする。ここで、これらフォトリソグラフイエ 程およびエッチング工程は、上記第 1の実施の形態と同様である。
[0079] さらに、図 16に示すように、各配線部 17および容量配線部 23を含む第 1の層間絶 縁膜 81上に膜厚 600nmのシリコン酸化物を成膜して第 2の層間絶縁膜 84を形成す る。 [0080] この後、図 17に示すように、フォトリソグラフイエ程にて、この第 2の層間絶縁膜 84、 第 1の層間絶縁膜 81およびゲート絶縁膜 15を貫通する複数のコンタクトホール 32，
33, 34, 35, 36を形成する。
[0081] さらに、図 18に示すように、これらコンタクトホーノレ 32, 33, 34， 35, 36のそれぞれ を含む第 2の層間絶縁膜 84上に、信号線配線となる導電層 74を成膜してから、この 導電層 74をフォトリソ工程にてエッチングして、ソース電極 41， 43、ドレイン電極 42,
44および引き出し電極 45を形成する。
[0082] 次いで、図 19に示すように、これらソース電極 41 , 43、ドレイン電極 42， 44および 引き出し電極 45を含む層間絶縁膜 31上の全面に、 PE-CVD法にてシリコン窒化膜 を成膜して保護膜 51を形成する。
[0083] この後、フォトリソグラフイエ程にて、この保護膜 51をエッチングしてコンタクトホール
52を形成してから、このコンタクトホール 52を含む保護膜 51上に画素電極 53を形成 する。
[0084] 上述したように、上記第 2の実施形態によれば、層間絶縁膜 31を第 1の層間絶縁 膜 81と第 2の層間絶縁膜 84との 2層構造としたため、上記第 1の実施の形態に比べ 、コンタクトホール 82, 83を形成する工程が増える。ところが、第 2の金属層 73をエツ チングする際に、第 1の金属層 72のゲート電極 16が第 1の層間絶縁膜 81にて保護 されるため、高選択比エッチングを用いる必要がなくなるから、第 2の金属層 73のェ ツチング加工が容易になる。
[0085] 第 1の金属層 72のゲート電極 16をエッチングするときにゲート絶縁膜 15が 30nm 程度オーバーエッチングされてしまう。このため、これらゲート電極 16およびゲート絶 縁膜 15にて高性能な薄膜トランジスタ 4, 5を形成した場合に、このゲート絶縁膜 15 が薄いと、画素補助容量 6となる部分のゲート絶縁膜 15の膜厚が薄くなつてしまう。
[0086] ポリシリコン膜 71をレーザァニールにて形成する場合には、このポリシリコン膜 71の 表面に突起が形成されてしまうおそれがある。したがって、画素補助容量 6の容量部 22となる部分のゲート絶縁膜 15の膜厚が薄い場合には、ポリシリコン膜 71から形成 された容量部 22と第 2の金属層 73から形成された容量配線部 23との間が十分に絶 縁されずに、これら容量部 22と容量配線部 23との間がリークしてしまうおそれがある 。この結果、液晶表示装置 1に点欠点が生じて歩留まりが低下するおそれがある。
[0087] したがって、上記第 2の実施の形態では、ゲート絶縁膜 15の膜厚が薄い (例えば、 9
Onm以下)液晶表示装置 1の場合に、特に生産性を向上できる。
[0088] なお、上記各実施の形態では、画素補助容量 6の容量部 22と容量配線部 23との 間の容量を、液晶表示装置 1を駆動させる回路部容量とすることもできる。
[0089] 第 1の金属層 72としては、モリブデン (Mo)を含んだ合金、すなわち、モリブデン-タ ングステン (MoW)およびモリブデン一タンタノレ (MoTa)のいずれかで構成することもで きる。
[0090] 第 2の金属層 73としては、アルミニウム (A1)を含んだ合金、すなわち、アルミニウム（ A1)およびアルミニウム—銅 (AlCu)の少なくともいずれか一方と、モリブデン (Mo)、チ タン (Ti)および窒化チタン (TiN)の少なくともいずれ力、との積層膜にて構成することも できる。
産業上の利用可能性
[0091] 本発明により、工程数を最小限に抑えてゲート配線を細線化および低抵抗化でき るから、液晶表示装置として高精細化、高開口率化、低消費電力化でき、同時にメモ リ回路やこれまで TAB実装していた駆動回路を内蔵した薄膜トランジスタを有する液 晶表示装置の形成が可能となる。

Claims

請求の範囲
[1] 透光性基板と、
この透光性基板の一主面に設けられた複数の多結晶半導体層と、
これら複数の多結晶半導体層を含む前記透光性基板の一主面に設けられたゲート 絶縁膜と、
前記複数の多結晶半導体層のいずれか一に対向して前記ゲート絶縁膜を介して 設けられた第 1の導電層と、
この第 1の導電層の一主面に設けられこの第 1の導電層に電気的に接続された配 線部、および前記複数の多結晶半導体層のレ、ずれか他に対向して前記ゲート絶縁 膜を介して設けられこの多結晶半導体層との間に容量を形成する容量配線部を備え た第 2の導電層と
を具備したアレイ基板。
[2] 第 2の導電層は、第 1の導電層よりも抵抗値が小さレ、
請求項 1記載のアレイ基板。
[3] 第 1の導電層は、モリブデンを含んだ合金であり、
第 2の導電層は、アルミニウムを含んだ合金である
請求項 1記載のアレイ基板。
[4] 第 1の導電層は、モリブデン一タングステンおよびモリブデン—タンタルのいずれか により構成され、
第 2の導電層は、アルミニウムおよびアルミニウム一銅の少なくともいずれか一方と、 モリブデン、チタンおよび窒化チタンの少なくともいずれ力、との積層膜にて構成され ている
請求項 1記載のアレイ基板。
[5] 容量配線部に対向した多結晶半導体層は、 p型ドーパントおよび n型ドーパントの レ、ずれかがドープされてレ、る
請求項 1記載のアレイ基板。
[6] 請求項 1ないし 5いずれか記載のアレイ基板と、
このアレイ基板に対向して設けられた対向基板と、 この対向基板および前記アレイ基板の間に介挿された液晶と
を具備した液晶表示装置。
[7] 透光性基板の一主面に複数の多結晶半導体層を設け、
これら複数の多結晶半導体層を含む前記透光性基板の一主面にゲート絶縁膜を 設け、
このゲート絶縁膜の一主面に第 1の導電層を設け、
この第 1の導電層をパターニングして前記複数の多結晶半導体層のいずれかに対 向する一対のゲート電極を形成し、
これら一対のゲート電極のいずれか一をマスクとして、このゲート電極に対向した前 記多結晶半導体層にドーピングして p型スイッチング素子のソース領域およびドレイ ン領域とし、
これら一対のゲート電極のいずれか他をマスクとして、このゲート電極に対向した前 記多結晶半導体層と、前記ゲート電極が対向して設けられてレ、なレ、前記多結晶半導 体層とのそれぞれにドーピングして、 n型スイッチング素子のソース領域およびドレイ ン領域と、補助容量の容量部とを形成し、
前記一対のゲート電極を含む前記ゲート絶縁膜の一主面に第 2の導電層を形成し この第 2の導電層をパターユングして、前記一対のゲート電極の対向する一対の配 線部と、これら一対のゲート電極が対向して設けられていない前記多結晶半導体層 に対向する前記補助容量の補助容量部とのそれぞれを形成する
アレイ基板の製造方法。
[8] 複数のゲート電極を含むゲート絶縁膜の一主面に第 2の導電層を直接形成する 請求項 7記載のアレイ基板の製造方法。
[9] 複数のゲート電極を含むゲート絶縁膜の一主面に層間絶縁膜を形成し、
この層間絶縁膜に前記複数のゲート電極に連通する複数の導通部を形成し、 これら複数の導通部を含む前記層間絶縁膜上に第 2の導電層を形成して、この第 2の導電層を前記複数のゲート電極に電気的に接続させる
請求項 7記載のアレイ基板の製造方法。
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