JPH08204202A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH08204202A JPH08204202A JP884895A JP884895A JPH08204202A JP H08204202 A JPH08204202 A JP H08204202A JP 884895 A JP884895 A JP 884895A JP 884895 A JP884895 A JP 884895A JP H08204202 A JPH08204202 A JP H08204202A
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Abstract
(57)【要約】
【目的】 活性層とゲート絶縁膜との界面が清浄で、特
に低いしきい値電圧を有する優れた特性の薄膜トランジ
スタの製造方法を提供する。 【構成】 活性層１０３となる薄膜シリコン層１０４と
第１のゲート絶縁膜となるＬＴＯ膜１０６とをＬＰ−Ｃ
ＶＤ装置の同一チャンバの真空内で連続して成膜した
後、薄膜シリコン層１０４の固相成長を行なって、活性
層１０３と第１のゲート絶縁膜であるＬＴＯ膜１０６と
の界面を清浄に保ち、動作特性の良好なＴＦＴを実現す
ることができる。
に低いしきい値電圧を有する優れた特性の薄膜トランジ
スタの製造方法を提供する。 【構成】 活性層１０３となる薄膜シリコン層１０４と
第１のゲート絶縁膜となるＬＴＯ膜１０６とをＬＰ−Ｃ
ＶＤ装置の同一チャンバの真空内で連続して成膜した
後、薄膜シリコン層１０４の固相成長を行なって、活性
層１０３と第１のゲート絶縁膜であるＬＴＯ膜１０６と
の界面を清浄に保ち、動作特性の良好なＴＦＴを実現す
ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタの製
造方法に関し、特にコプラナ型の薄膜トランジスタの製
造方法におけるゲート絶縁膜の形成方法に関する。
造方法に関し、特にコプラナ型の薄膜トランジスタの製
造方法におけるゲート絶縁膜の形成方法に関する。
【０００２】
【従来の技術】薄膜トランジスタ（以下、ＴＦＴと略
称）をスイッチング素子として用いたアクティブマトリ
クス型液晶表示装置は、その表示性能に優れた特性が注
目され、盛んに開発が進められているディスプレイデバ
イスである。
称）をスイッチング素子として用いたアクティブマトリ
クス型液晶表示装置は、その表示性能に優れた特性が注
目され、盛んに開発が進められているディスプレイデバ
イスである。
【０００３】この方式の液晶表示装置には、主に、非晶
質シリコン（ａ−Ｓｉ）を用いたａ−ＳｉＴＦＴをスイ
ッチング素子として備えた液晶表示装置と、多結晶シリ
コン（ｐ−Ｓｉ）を用いたｐ−ＳｉＴＦＴをスイッチン
グ素子として備えた液晶表示装置とに大別される。
質シリコン（ａ−Ｓｉ）を用いたａ−ＳｉＴＦＴをスイ
ッチング素子として備えた液晶表示装置と、多結晶シリ
コン（ｐ−Ｓｉ）を用いたｐ−ＳｉＴＦＴをスイッチン
グ素子として備えた液晶表示装置とに大別される。
【０００４】ａ−ＳｉＴＦＴはプロセス温度が低く大型
ガラス基板が使用でき画面の大型化および一枚のガラス
基板から各液晶表示パネルの多面取りが可能である。し
かし、一般にＴＦＴの移動度が小さいため、液晶駆動回
路（液晶ドライバ回路系）を画素部スイッチング素子ア
レイが形成された基板と同一の基板上に形成することが
できず、画素の微細化および装置の超小型化が困難であ
るという問題がある。
ガラス基板が使用でき画面の大型化および一枚のガラス
基板から各液晶表示パネルの多面取りが可能である。し
かし、一般にＴＦＴの移動度が小さいため、液晶駆動回
路（液晶ドライバ回路系）を画素部スイッチング素子ア
レイが形成された基板と同一の基板上に形成することが
できず、画素の微細化および装置の超小型化が困難であ
るという問題がある。
【０００５】一方、ｐ−ＳｉＴＦＴは、ＴＦＴの移動度
が大きいので前記の液晶駆動回路を同一基板上に形成す
ることが可能であり、装置の超小型化および画素の微細
化に有利である。
が大きいので前記の液晶駆動回路を同一基板上に形成す
ることが可能であり、装置の超小型化および画素の微細
化に有利である。
【０００６】しかしそのようなｐ−Ｓｉ膜の形成プロセ
スは、プロセス温度が 900〜1000℃と高く、これに耐え
得る高価な石英基板を使わざるを得ないため、材料コス
トが高くなり、また大型化および多面取りも困難である
ため、製造コストの面でａ−ＳｉＴＦＴに劣るという問
題があった。
スは、プロセス温度が 900〜1000℃と高く、これに耐え
得る高価な石英基板を使わざるを得ないため、材料コス
トが高くなり、また大型化および多面取りも困難である
ため、製造コストの面でａ−ＳｉＴＦＴに劣るという問
題があった。
【０００７】このようなｐ−ＳｉＴＦＴの問題の解決策
として、より低温の製造プロセスを用いることが考えら
れる。
として、より低温の製造プロセスを用いることが考えら
れる。
【０００８】低温化の第１段階としては、高耐熱ガラス
基板を使用できる最高プロセス温度である 500℃〜 600
℃のプロセスの開発であり、第２段階としてはａ−Ｓｉ
ＴＦＴ用のガラス及び製造ラインがそのまま使用できる
最高プロセス温度 400℃のプロセスの開発である。
基板を使用できる最高プロセス温度である 500℃〜 600
℃のプロセスの開発であり、第２段階としてはａ−Ｓｉ
ＴＦＴ用のガラス及び製造ラインがそのまま使用できる
最高プロセス温度 400℃のプロセスの開発である。
【０００９】そこで下記に、第１段階の低温ｐ−ＳｉＴ
ＦＴプロセスすなわち基板が高耐熱ガラスでありプロセ
ス最高温度が 600℃である場合の従来のｐ−ＳｉＴＦＴ
の製造方法を、図３（ａ）〜（ｆ）を参照しながら詳細
に説明し、この製造方法の問題点を述べる。なお、下記
に例示した従来の製造方法に係るＴＦＴとしては、コプ
ラナ構造のｎ型ｐ−ＳｉＴＦＴを一例として掲げた。
ＦＴプロセスすなわち基板が高耐熱ガラスでありプロセ
ス最高温度が 600℃である場合の従来のｐ−ＳｉＴＦＴ
の製造方法を、図３（ａ）〜（ｆ）を参照しながら詳細
に説明し、この製造方法の問題点を述べる。なお、下記
に例示した従来の製造方法に係るＴＦＴとしては、コプ
ラナ構造のｎ型ｐ−ＳｉＴＦＴを一例として掲げた。
【００１０】高耐熱ガラス基板１上に、アンダーコート
膜２となるノンドープの酸化膜（以下ＮＳＧ膜と略称）
を、常圧熱ＣＶＤ（ケミカルベーパーデポジション）法
により成膜する。このときの成膜温度は 450℃、膜厚は
500ｎｍである。
膜２となるノンドープの酸化膜（以下ＮＳＧ膜と略称）
を、常圧熱ＣＶＤ（ケミカルベーパーデポジション）法
により成膜する。このときの成膜温度は 450℃、膜厚は
500ｎｍである。
【００１１】次に、活性層３となる薄膜シリコン層３´
をＳｉ2 Ｈ6 ガスを用いたＬＰ（減圧）−ＣＶＤ法によ
り成膜する。
をＳｉ2 Ｈ6 ガスを用いたＬＰ（減圧）−ＣＶＤ法によ
り成膜する。
【００１２】成膜温度は 480℃、膜厚は 100ｎｍであ
る。このとき薄膜シリコン層は未だアモルファス状態に
ある。（図３（ａ））。
る。このとき薄膜シリコン層は未だアモルファス状態に
ある。（図３（ａ））。
【００１３】次に、固相成長法により薄膜シリコン層を
多結晶化（ポリシリコン化）した後、これをエッチング
で活性層３として島状にパターニングする。このエッチ
ングはＣＦ4 ＋Ｏ2 ガスを用いたＣＤＥ（ケミカルドラ
イエッチング）法である。このときの固相成長法の温度
は 600℃である。（図３（ｂ））。
多結晶化（ポリシリコン化）した後、これをエッチング
で活性層３として島状にパターニングする。このエッチ
ングはＣＦ4 ＋Ｏ2 ガスを用いたＣＤＥ（ケミカルドラ
イエッチング）法である。このときの固相成長法の温度
は 600℃である。（図３（ｂ））。
【００１４】次に、ゲート絶縁膜４となるＮＳＧ膜を常
圧熱ＣＶＤで形成し、ゲート電極下層膜５となるｎ型不
純物ドープのシリコン薄膜（以下、ｎ+ Ｓｉと略称）を
プラズマＣＶＤ法により連続成膜する。その成膜温度は
ＮＳＧ膜が 450℃、ｎ+ Ｓｉが 350℃である。膜厚はＮ
ＳＧ膜が 100ｎｍ、ｎ+ Ｓｉが 200ｎｍである。（図３
（ｃ））。
圧熱ＣＶＤで形成し、ゲート電極下層膜５となるｎ型不
純物ドープのシリコン薄膜（以下、ｎ+ Ｓｉと略称）を
プラズマＣＶＤ法により連続成膜する。その成膜温度は
ＮＳＧ膜が 450℃、ｎ+ Ｓｉが 350℃である。膜厚はＮ
ＳＧ膜が 100ｎｍ、ｎ+ Ｓｉが 200ｎｍである。（図３
（ｃ））。
【００１５】次に、ゲート電極上層６となるモリブデン
タンタル合金（以下、Ｍ／Ｔ）膜 150ｎｍをスパッタ法
により成膜、これをレジストパターニングを行なった後
にＭ／Ｔ膜とｎ+ Ｓｉ膜とを同時にエッチングすること
により、ゲート電極を形成する。このときのエッチング
はＣＦ4 ＋Ｏ2 ガスを用いたＣＤＥ法で行ない、ＮＳＧ
膜でこのエッチングを停止させる。（図３（ｄ））。
タンタル合金（以下、Ｍ／Ｔ）膜 150ｎｍをスパッタ法
により成膜、これをレジストパターニングを行なった後
にＭ／Ｔ膜とｎ+ Ｓｉ膜とを同時にエッチングすること
により、ゲート電極を形成する。このときのエッチング
はＣＦ4 ＋Ｏ2 ガスを用いたＣＤＥ法で行ない、ＮＳＧ
膜でこのエッチングを停止させる。（図３（ｄ））。
【００１６】次に、ゲート電極をマスクとした状態でセ
ルフアライメントでイオンシャワー法によりＰ+ （燐イ
オン）を活性層３中に注入した後、第１の層間絶縁膜７
となる酸化膜（以下、ＰＳｉＯ膜と略称）をプラズマＣ
ＶＤ法で、また第２の層間絶縁膜８となるＰイオン及び
Ｂイオンがドープされた酸化膜（以下、ＢＰＳＧ膜）を
常圧熱ＣＶＤ法にて成膜する。成膜温度はＰＳｉＯ膜が
350℃、ＢＰＳＧ膜が450℃、膜厚はＰＳｉＯ膜が 400
ｎｍ、ＢＰＳＧ膜が 600ｎｍである。この工程中におい
てイオンシャワー法により注入したＰイオンが活性化
し、ソース領域９ａおよびドレイン領域９ｂが所定の特
性に形成される。（図３（ｅ））。
ルフアライメントでイオンシャワー法によりＰ+ （燐イ
オン）を活性層３中に注入した後、第１の層間絶縁膜７
となる酸化膜（以下、ＰＳｉＯ膜と略称）をプラズマＣ
ＶＤ法で、また第２の層間絶縁膜８となるＰイオン及び
Ｂイオンがドープされた酸化膜（以下、ＢＰＳＧ膜）を
常圧熱ＣＶＤ法にて成膜する。成膜温度はＰＳｉＯ膜が
350℃、ＢＰＳＧ膜が450℃、膜厚はＰＳｉＯ膜が 400
ｎｍ、ＢＰＳＧ膜が 600ｎｍである。この工程中におい
てイオンシャワー法により注入したＰイオンが活性化
し、ソース領域９ａおよびドレイン領域９ｂが所定の特
性に形成される。（図３（ｅ））。
【００１７】次に、コンタクトホール１０ａ、１０ｂを
穿設し、Ａｌ合金をスパッタ法により成膜し、これをエ
ッチングすることにより、金属配線１１ａ、ｂを形成す
る。この金属配線１１ａ、ｂの膜厚は 600ｂでｎｍであ
る。（図３（ｆ））。
穿設し、Ａｌ合金をスパッタ法により成膜し、これをエ
ッチングすることにより、金属配線１１ａ、ｂを形成す
る。この金属配線１１ａ、ｂの膜厚は 600ｂでｎｍであ
る。（図３（ｆ））。
【００１８】以上が最高プロセス温度を 600℃とした場
合の、ｐ−ＳｉＴＦＴ製造方法である。
合の、ｐ−ＳｉＴＦＴ製造方法である。
【００１９】
【発明が解決しようとする課題】しかしながら、上記の
ような従来のｐ−ＳｉＴＦＴの製造方法は、次に述べる
ような重大な問題点を抱えている。
ような従来のｐ−ＳｉＴＦＴの製造方法は、次に述べる
ような重大な問題点を抱えている。
【００２０】第１の問題点として、常圧熱ＣＶＤで成膜
したゲート絶縁膜４を形成しているＮＳＧ膜の膜質の悪
さが挙げられる。
したゲート絶縁膜４を形成しているＮＳＧ膜の膜質の悪
さが挙げられる。
【００２１】350℃〜 450℃の低温で成膜された酸化膜
は、常圧熱ＣＶＤ、プラズマＣＶＤを問わず膜質が悪
い。したがって、ＮＳＧ膜の単層膜ではピンホール等の
膜欠陥が生じやすいため、他の絶縁膜との積層により多
層積層膜とすることが必要であるが、このような多層積
層膜の形成は、プロセスが極めて繁雑化するという問題
がある。
は、常圧熱ＣＶＤ、プラズマＣＶＤを問わず膜質が悪
い。したがって、ＮＳＧ膜の単層膜ではピンホール等の
膜欠陥が生じやすいため、他の絶縁膜との積層により多
層積層膜とすることが必要であるが、このような多層積
層膜の形成は、プロセスが極めて繁雑化するという問題
がある。
【００２２】第２の問題点として、活性層３とゲート絶
縁膜４との界面特性の悪さが挙げられる。例えば上記の
従来例においても、固相成長終了後からゲート絶縁膜で
あるＮＳＧ膜の成膜工程までの間にレジスト着膜、レジ
ストパターニング、エッチング、レジスト剥離等の煩雑
なフォトファブリケーション工程がある。
縁膜４との界面特性の悪さが挙げられる。例えば上記の
従来例においても、固相成長終了後からゲート絶縁膜で
あるＮＳＧ膜の成膜工程までの間にレジスト着膜、レジ
ストパターニング、エッチング、レジスト剥離等の煩雑
なフォトファブリケーション工程がある。
【００２３】従って、従来の製造方法では、活性層と酸
化膜との間に清浄な界面が得られず、しかも工程が煩雑
であるという問題がある。この活性層と酸化膜の界面を
清浄に得る方法としては、両膜の真空中連続成膜が考え
られるが、この方法では活性層であるポリシリコンのエ
ッチングができないという問題がある。。
化膜との間に清浄な界面が得られず、しかも工程が煩雑
であるという問題がある。この活性層と酸化膜の界面を
清浄に得る方法としては、両膜の真空中連続成膜が考え
られるが、この方法では活性層であるポリシリコンのエ
ッチングができないという問題がある。。
【００２４】このため、従来の最高プロセス温度が 600
℃の製造方法では、活性層を形成しているｐ−Ｓｉ膜と
ゲート絶縁膜との界面を清浄にすることができず、特に
低いしきい値電圧を有する優れた特性のｐ−ＳｉＴＦＴ
を製造することが不可能であった。
℃の製造方法では、活性層を形成しているｐ−Ｓｉ膜と
ゲート絶縁膜との界面を清浄にすることができず、特に
低いしきい値電圧を有する優れた特性のｐ−ＳｉＴＦＴ
を製造することが不可能であった。
【００２５】本発明は、このような問題を解決するため
に成されたもので、その目的は、ｐ−Ｓｉ膜のような材
料からなる活性層とゲート絶縁膜との界面が清浄で、特
に低いしきい値電圧を有する優れた特性のｐ−Ｓｉなど
の薄膜トランジスタを製造する薄膜トランジスタの製造
方法を提供することにある。
に成されたもので、その目的は、ｐ−Ｓｉ膜のような材
料からなる活性層とゲート絶縁膜との界面が清浄で、特
に低いしきい値電圧を有する優れた特性のｐ−Ｓｉなど
の薄膜トランジスタを製造する薄膜トランジスタの製造
方法を提供することにある。
【００２６】
【課題を解決するための手段】上述の問題を解決するた
め、本発明の薄膜トランジスタの製造方法は、電気絶縁
性基板上に、半導体薄膜からなる活性層、ゲート絶縁
膜、ゲート電極を形成する薄膜トランジスタの製造方法
において、前記活性層と少なくとも 1層以上からなる第
１のゲート絶縁膜とを同一の成膜チャンバー内において
連続して成膜する工程と、前記活性層と前記第１のゲー
ト絶縁膜とを同時にパターニングする工程と、前記活性
層と前記第１のゲート絶縁膜との上に、少なくとも 1層
以上からなる第２の絶縁膜を成膜する工程と、前記第２
の絶縁膜の上に、前記活性層の少なくともチャネル領域
を覆う位置にゲート電極を形成する工程と、を含むこと
を特徴としている。
め、本発明の薄膜トランジスタの製造方法は、電気絶縁
性基板上に、半導体薄膜からなる活性層、ゲート絶縁
膜、ゲート電極を形成する薄膜トランジスタの製造方法
において、前記活性層と少なくとも 1層以上からなる第
１のゲート絶縁膜とを同一の成膜チャンバー内において
連続して成膜する工程と、前記活性層と前記第１のゲー
ト絶縁膜とを同時にパターニングする工程と、前記活性
層と前記第１のゲート絶縁膜との上に、少なくとも 1層
以上からなる第２の絶縁膜を成膜する工程と、前記第２
の絶縁膜の上に、前記活性層の少なくともチャネル領域
を覆う位置にゲート電極を形成する工程と、を含むこと
を特徴としている。
【００２７】また、電気絶縁性基板上に、半導体薄膜か
らなる活性層、ゲート絶縁膜、ゲート電極を形成してコ
プラナ型の薄膜トランジスタを製造する製造方法におい
て、電気絶縁性基板上に、前記活性層と少なくとも 1層
以上からなる第１のゲート絶縁膜とを、この順序で同一
の成膜チャンバー内において連続して成膜する工程と、
前記活性層と前記第１のゲート絶縁膜とを同時にパター
ニングする工程と、前記活性層と前記第１のゲート絶縁
膜との上に、少なくとも 1層以上からなる第２の絶縁膜
を成膜する工程と、前記第２の絶縁膜の上に、前記活性
層の少なくともチャネル領域を覆う位置にゲート電極を
形成する工程と、を含むことを特徴としている。
らなる活性層、ゲート絶縁膜、ゲート電極を形成してコ
プラナ型の薄膜トランジスタを製造する製造方法におい
て、電気絶縁性基板上に、前記活性層と少なくとも 1層
以上からなる第１のゲート絶縁膜とを、この順序で同一
の成膜チャンバー内において連続して成膜する工程と、
前記活性層と前記第１のゲート絶縁膜とを同時にパター
ニングする工程と、前記活性層と前記第１のゲート絶縁
膜との上に、少なくとも 1層以上からなる第２の絶縁膜
を成膜する工程と、前記第２の絶縁膜の上に、前記活性
層の少なくともチャネル領域を覆う位置にゲート電極を
形成する工程と、を含むことを特徴としている。
【００２８】
【作用】本発明によれば、上述した手段を採ることによ
り、活性層とゲート絶縁膜との界面が外気やフォトファ
ブリケーションプロセスに用いられる薬剤溶液等により
汚染されるということが無くなり、その活性層とゲート
絶縁膜との界面特性を改善することができる。さらに、
ゲート絶縁膜が多層構造となるため、ピンホール欠陥の
ような膜欠陥を改善することができる。
り、活性層とゲート絶縁膜との界面が外気やフォトファ
ブリケーションプロセスに用いられる薬剤溶液等により
汚染されるということが無くなり、その活性層とゲート
絶縁膜との界面特性を改善することができる。さらに、
ゲート絶縁膜が多層構造となるため、ピンホール欠陥の
ような膜欠陥を改善することができる。
【００２９】このため、最高プロセス温度を 600℃とし
た場合においても、活性層とゲート絶縁膜との界面特性
に優れて良好な動作特性および信頼性を備えたｐ−Ｓｉ
ＴＦＴを、簡易な製造方法により製造することができ
る。
た場合においても、活性層とゲート絶縁膜との界面特性
に優れて良好な動作特性および信頼性を備えたｐ−Ｓｉ
ＴＦＴを、簡易な製造方法により製造することができ
る。
【００３０】なお、本発明はコプラナ型薄膜トランジス
タに特に好適な技術であるが、この他にも、逆スタガ型
の薄膜トランジスタの製造や、シリコン薄膜を備えた薄
膜ダイオード素子のような 2端子型の薄膜素子の製造に
も適用可能であることは言うまでもない。
タに特に好適な技術であるが、この他にも、逆スタガ型
の薄膜トランジスタの製造や、シリコン薄膜を備えた薄
膜ダイオード素子のような 2端子型の薄膜素子の製造に
も適用可能であることは言うまでもない。
【００３１】
【実施例】以下、本発明に係る薄膜トランジスタの製造
方法の一実施例を、図面に基づいて詳細に説明する。な
お本実施例においては、製造するＴＦＴの構造上の種類
を前記の従来例に合わせてコプラナ構造のｎ型ｐ−Ｓｉ
ＴＦＴとした。
方法の一実施例を、図面に基づいて詳細に説明する。な
お本実施例においては、製造するＴＦＴの構造上の種類
を前記の従来例に合わせてコプラナ構造のｎ型ｐ−Ｓｉ
ＴＦＴとした。
【００３２】高耐熱ガラス基板１０１上にＮＳＧ膜を常
圧熱ＣＶＤ法により成膜してアンダーコート層１０２を
形成する。このときの成膜温度は 450℃、成膜した膜厚
は 500ｎｍである。
圧熱ＣＶＤ法により成膜してアンダーコート層１０２を
形成する。このときの成膜温度は 450℃、成膜した膜厚
は 500ｎｍである。
【００３３】次に、後述する活性層１０３を形成するた
めの薄膜シリコン層１０４と後述するゲート絶縁層１０
５の第１のゲート絶縁膜となる酸化膜（以下、ＬＴＯ膜
と略称）１０６とを、ＬＰ−ＣＶＤ装置の同一チャンバ
内において連続成膜する。
めの薄膜シリコン層１０４と後述するゲート絶縁層１０
５の第１のゲート絶縁膜となる酸化膜（以下、ＬＴＯ膜
と略称）１０６とを、ＬＰ−ＣＶＤ装置の同一チャンバ
内において連続成膜する。
【００３４】この工程で用いる材料ガスとしては、薄膜
シリコン層１０４にはＳｉ2 Ｈ6 、ＬＴＯ膜にはＳｉＨ
4 ＋Ｏ2 を用いる。その成膜温度は、薄膜シリコン層１
０４が 480℃、ゲート絶縁層１０５の第１のゲート絶縁
膜となるＬＴＯ膜１０６が 530℃である。これにより形
成された膜厚は、薄膜シリコン層１０４が 100ｎｍ、ゲ
ート絶縁層１０５のＬＴＯ膜１０６が50ｎｍである。
シリコン層１０４にはＳｉ2 Ｈ6 、ＬＴＯ膜にはＳｉＨ
4 ＋Ｏ2 を用いる。その成膜温度は、薄膜シリコン層１
０４が 480℃、ゲート絶縁層１０５の第１のゲート絶縁
膜となるＬＴＯ膜１０６が 530℃である。これにより形
成された膜厚は、薄膜シリコン層１０４が 100ｎｍ、ゲ
ート絶縁層１０５のＬＴＯ膜１０６が50ｎｍである。
【００３５】このとき、薄膜シリコン層１０４はアモル
ファス状態である。つまりａ−Ｓｉ薄膜となっている
（図１（ａ））。
ファス状態である。つまりａ−Ｓｉ薄膜となっている
（図１（ａ））。
【００３６】次に、固相成長法により前記の膜シリコン
層（ａ−Ｓｉ薄膜）を多結晶化してｐ−Ｓｉ薄膜とした
後、そのｐ−Ｓｉ薄膜及びゲート絶縁層１０５のＬＴＯ
膜１０６を、島状にエッチング加工して、ｐ−Ｓｉ薄膜
からなる島状の活性層１０３およびその上を覆うゲート
絶縁層１０５の島状のＬＴＯ膜１０６を形成する。
層（ａ−Ｓｉ薄膜）を多結晶化してｐ−Ｓｉ薄膜とした
後、そのｐ−Ｓｉ薄膜及びゲート絶縁層１０５のＬＴＯ
膜１０６を、島状にエッチング加工して、ｐ−Ｓｉ薄膜
からなる島状の活性層１０３およびその上を覆うゲート
絶縁層１０５の島状のＬＴＯ膜１０６を形成する。
【００３７】上記の固相成長は温度 600℃で行なった。
そしてＬＴＯ膜１０６のエッチングは弗酸を用いたウエ
ットエッチング法で行ない、活性層１０３となるｐ−Ｓ
ｉ薄膜のエッチングはＣＦ4 ＋Ｏ2 ガスを用いたＣＤＥ
法で行なった（ｂ）。
そしてＬＴＯ膜１０６のエッチングは弗酸を用いたウエ
ットエッチング法で行ない、活性層１０３となるｐ−Ｓ
ｉ薄膜のエッチングはＣＦ4 ＋Ｏ2 ガスを用いたＣＤＥ
法で行なった（ｂ）。
【００３８】次に、第２のゲート絶縁膜１０７となるＮ
ＳＧ膜を常圧熱ＣＶＤで成膜し、これに連続して、ゲー
ト電極下層１０８を形成するためのｎ+ Ｓｉ膜１０９を
プラズマＣＶＤ法により成膜する。このときの成膜温度
は、第２のゲート絶縁膜１０７であるＮＳＧ膜が 450
℃、ｎ+ Ｓｉ膜１０９が 350℃である。そして形成され
た膜厚は、ＮＳＧ膜（第２のゲート絶縁膜１０７）が50
ｎｍ、ｎ+ Ｓｉ膜１０９が 200ｎｍである。この工程で
形成されたＮＳＧ膜からなる第２のゲート絶縁膜１０７
と前記のＬＴＯ膜１０６とでゲート絶縁層１０５が構成
される（ｃ）。
ＳＧ膜を常圧熱ＣＶＤで成膜し、これに連続して、ゲー
ト電極下層１０８を形成するためのｎ+ Ｓｉ膜１０９を
プラズマＣＶＤ法により成膜する。このときの成膜温度
は、第２のゲート絶縁膜１０７であるＮＳＧ膜が 450
℃、ｎ+ Ｓｉ膜１０９が 350℃である。そして形成され
た膜厚は、ＮＳＧ膜（第２のゲート絶縁膜１０７）が50
ｎｍ、ｎ+ Ｓｉ膜１０９が 200ｎｍである。この工程で
形成されたＮＳＧ膜からなる第２のゲート絶縁膜１０７
と前記のＬＴＯ膜１０６とでゲート絶縁層１０５が構成
される（ｃ）。
【００３９】次に、ゲート電極上層１１０となる膜厚 1
50ｎｍのＭ／Ｔ（モリブデンタンタル合金）膜をスパッ
タ法により成膜しその上を覆うレジストを形成しこれを
パターニングした後、Ｍ／Ｔ膜とｎ+ Ｓｉ膜１０９とを
同時にエッチングして、ゲート電極１１１を形成する。
このエッチングはＣＦ4 ＋Ｏ2 ガスを用いたＣＤＥ法で
行ない、ＮＳＧ膜でエッチングは停止する。（ｄ）。
50ｎｍのＭ／Ｔ（モリブデンタンタル合金）膜をスパッ
タ法により成膜しその上を覆うレジストを形成しこれを
パターニングした後、Ｍ／Ｔ膜とｎ+ Ｓｉ膜１０９とを
同時にエッチングして、ゲート電極１１１を形成する。
このエッチングはＣＦ4 ＋Ｏ2 ガスを用いたＣＤＥ法で
行ない、ＮＳＧ膜でエッチングは停止する。（ｄ）。
【００４０】次に、ゲート電極１１１をセルフアライメ
ントマスクとした状態でイオンシャワー法によりＰ+ を
活性層１０３中に注入した後、第１の層間絶縁膜１１２
となるＰＳｉＯ膜をプラズマＣＶＤ法で成膜し、続いて
第２の層間絶縁膜１１３となるＢＰＳＧ膜を常圧熱ＣＶ
Ｄ法で成膜する。このときの成膜温度はＰＳｉＯ膜が35
0℃、ＢＰＳＧ膜が 450℃、膜厚はＰＳｉＯ膜が 400ｎ
ｍ、ＢＰＳＧ膜が 600ｎｍである。この成膜工程中で、
前工程のイオンシャワー法で注入したＰ+ が活性化して
ソース領域１１４ａ、ドレイン領域１１４ｂが形成され
るとともに、それに挟まれた領域の活性層１０３にはチ
ャネル領域１１５が形成される（ｅ）。次に、コンタク
トホール１１６ａ、１１６ｂを穿設した後、Ａｌ合金を
スパッタ法により成膜しこれをエッチング加工（パター
ニング）して、金属配線１１７ａ、１１７ｂを形成す
る。その膜厚は 600ｎｍである。（ｆ）。
ントマスクとした状態でイオンシャワー法によりＰ+ を
活性層１０３中に注入した後、第１の層間絶縁膜１１２
となるＰＳｉＯ膜をプラズマＣＶＤ法で成膜し、続いて
第２の層間絶縁膜１１３となるＢＰＳＧ膜を常圧熱ＣＶ
Ｄ法で成膜する。このときの成膜温度はＰＳｉＯ膜が35
0℃、ＢＰＳＧ膜が 450℃、膜厚はＰＳｉＯ膜が 400ｎ
ｍ、ＢＰＳＧ膜が 600ｎｍである。この成膜工程中で、
前工程のイオンシャワー法で注入したＰ+ が活性化して
ソース領域１１４ａ、ドレイン領域１１４ｂが形成され
るとともに、それに挟まれた領域の活性層１０３にはチ
ャネル領域１１５が形成される（ｅ）。次に、コンタク
トホール１１６ａ、１１６ｂを穿設した後、Ａｌ合金を
スパッタ法により成膜しこれをエッチング加工（パター
ニング）して、金属配線１１７ａ、１１７ｂを形成す
る。その膜厚は 600ｎｍである。（ｆ）。
【００４１】以上が最高プロセス温度を 600℃とした場
合の、本発明に係るｐ−ＳｉＴＦＴの製造プロセスの概
要である。
合の、本発明に係るｐ−ＳｉＴＦＴの製造プロセスの概
要である。
【００４２】以上の実施例に示したように、本発明に係
る製造方法によれば、活性層１０３となる薄膜シリコン
層１０４と第１のゲート絶縁膜となるＬＴＯ膜１０６と
をＬＰ−ＣＶＤ装置の同一チャンバの真空内で連続して
成膜した後、薄膜シリコン層１０４の固相成長を行なっ
ているので、活性層１０３と第１のゲート絶縁膜である
ＬＴＯ膜１０６との界面を清浄に保つことができる。
る製造方法によれば、活性層１０３となる薄膜シリコン
層１０４と第１のゲート絶縁膜となるＬＴＯ膜１０６と
をＬＰ−ＣＶＤ装置の同一チャンバの真空内で連続して
成膜した後、薄膜シリコン層１０４の固相成長を行なっ
ているので、活性層１０３と第１のゲート絶縁膜である
ＬＴＯ膜１０６との界面を清浄に保つことができる。
【００４３】また、ゲート電極１１１下のゲート絶縁層
１０５の層厚は、ＬＴＯ膜１０６からなる第１のゲート
絶縁膜とＮＳＧ膜からなる第２のゲート絶縁膜１０７と
の 2層構造で合計 100ｎｍの膜厚である。
１０５の層厚は、ＬＴＯ膜１０６からなる第１のゲート
絶縁膜とＮＳＧ膜からなる第２のゲート絶縁膜１０７と
の 2層構造で合計 100ｎｍの膜厚である。
【００４４】すなわち、本実施例に示したＴＦＴは、図
３で示したような従来のＴＦＴと比較した場合、活性層
１０３とゲート絶縁層１０５との界面が清浄であるた
め、優れたＴＦＴ特性、特にしきい値電圧が大幅に向上
している。従来例のＴＦＴでは10Ｖ以上であるのに対
し、実施例のＴＦＴでは 5Ｖ以下と、駆動上、全く問題
無い値にすることができた。
３で示したような従来のＴＦＴと比較した場合、活性層
１０３とゲート絶縁層１０５との界面が清浄であるた
め、優れたＴＦＴ特性、特にしきい値電圧が大幅に向上
している。従来例のＴＦＴでは10Ｖ以上であるのに対
し、実施例のＴＦＴでは 5Ｖ以下と、駆動上、全く問題
無い値にすることができた。
【００４５】さらに、ゲート絶縁層１０５の膜厚そのも
のは同じにすることができ、しかもそのゲート絶縁層１
０５は従来例の単層膜とは異なり 2層膜であるため、ピ
ンホール等の膜欠陥に起因した絶縁不良や短絡欠陥の発
生も抑制することができ、信頼性に優れたＴＦＴが実現
できる。
のは同じにすることができ、しかもそのゲート絶縁層１
０５は従来例の単層膜とは異なり 2層膜であるため、ピ
ンホール等の膜欠陥に起因した絶縁不良や短絡欠陥の発
生も抑制することができ、信頼性に優れたＴＦＴが実現
できる。
【００４６】また、不純物注入にイオンシャワー法を用
いる場合、加速度エネルギーが低いためゲート絶縁層が
厚くなると、活性層１０３へのイオン注入が活性層まで
到達しないという問題が発生する場合がある。この場
合、ゲート絶縁層１０５を薄くする方策が考えられる
が、低温で成膜した絶縁膜の耐圧の低さを考慮すると、
膜厚 100ｎｍ以下では耐圧不足となるという問題があ
る。
いる場合、加速度エネルギーが低いためゲート絶縁層が
厚くなると、活性層１０３へのイオン注入が活性層まで
到達しないという問題が発生する場合がある。この場
合、ゲート絶縁層１０５を薄くする方策が考えられる
が、低温で成膜した絶縁膜の耐圧の低さを考慮すると、
膜厚 100ｎｍ以下では耐圧不足となるという問題があ
る。
【００４７】しかし、この問題は図２に示すような技術
を採用することで解決することができる。
を採用することで解決することができる。
【００４８】すなわち、ゲート電極１１１下の部分のみ
を 2層構造の厚い絶縁膜とした構造にする。このような
構造とすることにより、ゲート電極１１１下の耐圧が必
要な領域はゲート絶縁層１０５の厚さを所定の層厚に保
ちつつ、その両脇の活性層１０３への低加速度エネルギ
による確実なイオン注入が必要な領域にはそれが十分可
能な薄い層厚とすることができ、両方の領域に最適な層
厚にゲート絶縁層１０５を形成することができるのであ
る。
を 2層構造の厚い絶縁膜とした構造にする。このような
構造とすることにより、ゲート電極１１１下の耐圧が必
要な領域はゲート絶縁層１０５の厚さを所定の層厚に保
ちつつ、その両脇の活性層１０３への低加速度エネルギ
による確実なイオン注入が必要な領域にはそれが十分可
能な薄い層厚とすることができ、両方の領域に最適な層
厚にゲート絶縁層１０５を形成することができるのであ
る。
【００４９】具体的には、図２に示す如く、第１のゲー
ト絶縁膜であるＬＴＯ膜１０６を50ｎｍ、第２のゲート
絶縁膜１０７をＳｉＮx （窒化膜）で50ｎｍとした 2層
構造でゲート絶縁層１０５を形成すれば、上記の効果を
十分に得ることができかつゲート電極１１１形成時のエ
ッチングもＣＤＥ法により簡易に確実に行なうことが可
能である。
ト絶縁膜であるＬＴＯ膜１０６を50ｎｍ、第２のゲート
絶縁膜１０７をＳｉＮx （窒化膜）で50ｎｍとした 2層
構造でゲート絶縁層１０５を形成すれば、上記の効果を
十分に得ることができかつゲート電極１１１形成時のエ
ッチングもＣＤＥ法により簡易に確実に行なうことが可
能である。
【００５０】なお、上記実施例においては、活性層１０
３となる薄膜シリコン層１０４及び第１のゲート絶縁膜
となるＬＴＯ膜１０６の成膜は、ＬＰ−ＣＶＤ装置の同
一チャンバ内で真空連続成膜で形成し、その絶縁膜の材
質はＬＴＯ膜としたが、この他にも、例えばプラズマＣ
ＶＤ法により成膜するシリコン薄膜と窒化膜、または酸
化膜、スパッタ法等の成膜方法を用いた製造方法に対し
ても本発明は適用可能である。
３となる薄膜シリコン層１０４及び第１のゲート絶縁膜
となるＬＴＯ膜１０６の成膜は、ＬＰ−ＣＶＤ装置の同
一チャンバ内で真空連続成膜で形成し、その絶縁膜の材
質はＬＴＯ膜としたが、この他にも、例えばプラズマＣ
ＶＤ法により成膜するシリコン薄膜と窒化膜、または酸
化膜、スパッタ法等の成膜方法を用いた製造方法に対し
ても本発明は適用可能である。
【００５１】また、活性層１０３となる薄膜シリコン層
１０４をＬＰ−ＣＶＤ法を用いて 650℃で成膜すること
により直接にｐ−Ｓｉ薄膜として形成し、第１のゲート
絶縁膜であるＬＴＯ膜１０６を同一チャンバ内の真空中
で連続成膜とすることで、固相成長工程を省くことも可
能であることは言うまでもない。
１０４をＬＰ−ＣＶＤ法を用いて 650℃で成膜すること
により直接にｐ−Ｓｉ薄膜として形成し、第１のゲート
絶縁膜であるＬＴＯ膜１０６を同一チャンバ内の真空中
で連続成膜とすることで、固相成長工程を省くことも可
能であることは言うまでもない。
【００５２】また、上記実施例における固相成長法の代
りに、例えばレーザーアニール法やランプアニール法に
よりａ−Ｓｉ薄膜である薄膜シリコン層１０４をｐ−Ｓ
ｉ化してもよい。
りに、例えばレーザーアニール法やランプアニール法に
よりａ−Ｓｉ薄膜である薄膜シリコン層１０４をｐ−Ｓ
ｉ化してもよい。
【００５３】また、第２のゲート絶縁膜１０７は常圧熱
ＣＶＤ法によるＮＳＧ膜としたが、この他の材質からな
る絶縁膜を用いてもよいことは言うまでもない。
ＣＶＤ法によるＮＳＧ膜としたが、この他の材質からな
る絶縁膜を用いてもよいことは言うまでもない。
【００５４】また、ゲート電極１１１の形成材料として
はプラズマＣＶＤ法による不純物ドープの薄膜シリコン
層とスパッタ法にて成膜したＭ／Ｔ（モリブデンタンタ
ル合金）との 2層で形成したが、この他の方法により成
膜したシリコン層、非ドープ、ｐ−Ｓｉ、アモルファス
状態でも、何ら問題は無い。
はプラズマＣＶＤ法による不純物ドープの薄膜シリコン
層とスパッタ法にて成膜したＭ／Ｔ（モリブデンタンタ
ル合金）との 2層で形成したが、この他の方法により成
膜したシリコン層、非ドープ、ｐ−Ｓｉ、アモルファス
状態でも、何ら問題は無い。
【００５５】また、ゲート電極上層１１０はモリブデン
タングステン合金や他の高融点金属合金、高融点金属単
体、Ａｌ合金を用いても何ら問題はない。あるいは単層
膜でも何ら問題は無い。
タングステン合金や他の高融点金属合金、高融点金属単
体、Ａｌ合金を用いても何ら問題はない。あるいは単層
膜でも何ら問題は無い。
【００５６】さらには、本実施例においてはＴＦＴをコ
プラナ構造のｎ型ｐ−ＳｉＴＦＴとしたが、ｐ型ＴＦＴ
を用いたＴＦＴにも本発明は適用可能であることは言う
までもない。
プラナ構造のｎ型ｐ−ＳｉＴＦＴとしたが、ｐ型ＴＦＴ
を用いたＴＦＴにも本発明は適用可能であることは言う
までもない。
【００５７】
【発明の効果】以上、詳細な説明で明示したように、本
発明によれば、ｐ−Ｓｉ膜とゲート絶縁膜との界面が清
浄で、特に低いしきい値電圧を有する優れた特性のｐ−
ＳｉＴＦＴを製造する薄膜トランジスタの製造方法を提
供することができる。そしてさらには、ゲート絶縁膜が
多層構造となるため膜欠陥を改善をすることができる。
このため最高プロセス温度を 600℃とした場合において
も、特に低いしきい値電圧を有する優れた特性のｐ−Ｓ
ｉＴＦＴを製造することができる。従って、例えば石英
基板と比較して安価な高耐熱ガラス上に駆動回路一体型
の高性能なｐ−ＳｉＴＦＴを製造して、安価で高性能な
ＴＦＴアクティブマトリックス型液晶表示装置を、本発
明を用いて実現することも可能となる。
発明によれば、ｐ−Ｓｉ膜とゲート絶縁膜との界面が清
浄で、特に低いしきい値電圧を有する優れた特性のｐ−
ＳｉＴＦＴを製造する薄膜トランジスタの製造方法を提
供することができる。そしてさらには、ゲート絶縁膜が
多層構造となるため膜欠陥を改善をすることができる。
このため最高プロセス温度を 600℃とした場合において
も、特に低いしきい値電圧を有する優れた特性のｐ−Ｓ
ｉＴＦＴを製造することができる。従って、例えば石英
基板と比較して安価な高耐熱ガラス上に駆動回路一体型
の高性能なｐ−ＳｉＴＦＴを製造して、安価で高性能な
ＴＦＴアクティブマトリックス型液晶表示装置を、本発
明を用いて実現することも可能となる。
【図１】本発明に係る薄膜トランジスタの製造方法の一
実施例を示す図である。
実施例を示す図である。
【図２】ゲート電極下の層厚をその両脇の領域よりも厚
く形成する場合の、本発明に係る製造方法の一実施例を
示す図である。
く形成する場合の、本発明に係る製造方法の一実施例を
示す図である。
【図３】従来の薄膜トランジスタの製造方法の一例を示
す図である。
す図である。
１０１………高耐熱ガラス基板 １０２………アンダーコート層 １０３………活性層 １０４………薄膜シリコン層 １０５………ゲート絶縁層 １０６………第１のゲート絶縁膜であるＬＴＯ膜 １０７………第２のゲート絶縁膜 １０８………ゲート電極下層 １０９………ｎ+ Ｓｉ膜 １１０………ゲート電極上層 １１１………ゲート電極 １１２………第１の層間絶縁膜 １１３………第２の層間絶縁膜 １１４ａ……ソース領域 １１４ｂ……ドレイン領域 １１５………チャネル領域 １１６ａ、 １１６ｂ…コンタクトホール １１７ａ、 １１７ｂ…金属配線
Claims (2)
- 【請求項１】 電気絶縁性基板上に、半導体薄膜からな
る活性層、ゲート絶縁膜、ゲート電極を形成する薄膜ト
ランジスタの製造方法において、 前記活性層と少なくとも 1層以上からなる第１のゲート
絶縁膜とを同一の成膜チャンバー内において連続して成
膜する工程と、 前記活性層と前記第１のゲート絶縁膜とを同時にパター
ニングする工程と、 前記活性層と前記第１のゲート絶縁膜との上に、少なく
とも 1層以上からなる第２の絶縁膜を成膜する工程と、 前記第２の絶縁膜の上に、前記活性層の少なくともチャ
ネル領域を覆う位置にゲート電極を形成する工程と、を
含むことを特徴とする薄膜トランジスタの製造方法。 - 【請求項２】 電気絶縁性基板上に、半導体薄膜からな
る活性層、ゲート絶縁膜、ゲート電極を形成してコプラ
ナ型の薄膜トランジスタを製造する製造方法において、 電気絶縁性基板上に、前記活性層と少なくとも 1層以上
からなる第１のゲート絶縁膜とを、この順序で同一の成
膜チャンバー内において連続して成膜する工程と、 前記活性層と前記第１のゲート絶縁膜とを同時にパター
ニングする工程と、 前記活性層と前記第１のゲート絶縁膜との上に、少なく
とも 1層以上からなる第２の絶縁膜を成膜する工程と、 前記第２の絶縁膜の上に、前記活性層の少なくともチャ
ネル領域を覆う位置にゲート電極を形成する工程と、を
含むことを特徴とするコプラナ型の薄膜トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP884895A JPH08204202A (ja) | 1995-01-24 | 1995-01-24 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP884895A JPH08204202A (ja) | 1995-01-24 | 1995-01-24 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204202A true JPH08204202A (ja) | 1996-08-09 |
Family
ID=11704175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP884895A Withdrawn JPH08204202A (ja) | 1995-01-24 | 1995-01-24 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08204202A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000036604A (ja) * | 1998-07-21 | 2000-02-02 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ回路の製造方法及び液晶表示装置 |
| US6124154A (en) * | 1996-10-22 | 2000-09-26 | Seiko Epson Corporation | Fabrication process for thin film transistors in a display or electronic device |
| US6444507B1 (en) | 1996-10-22 | 2002-09-03 | Seiko Epson Corporation | Fabrication process for thin film transistors in a display or electronic device |
| US6673126B2 (en) | 1998-05-14 | 2004-01-06 | Seiko Epson Corporation | Multiple chamber fabrication equipment for thin film transistors in a display or electronic device |
| JP2008091566A (ja) * | 2006-09-29 | 2008-04-17 | Fujitsu Ltd | 絶縁膜で被覆されたカーボンナノチューブ構造体の製造方法及びその構造体からなる電界効果トランジスタ装置 |
-
1995
- 1995-01-24 JP JP884895A patent/JPH08204202A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6124154A (en) * | 1996-10-22 | 2000-09-26 | Seiko Epson Corporation | Fabrication process for thin film transistors in a display or electronic device |
| US6444507B1 (en) | 1996-10-22 | 2002-09-03 | Seiko Epson Corporation | Fabrication process for thin film transistors in a display or electronic device |
| WO2004079826A1 (ja) * | 1996-10-22 | 2004-09-16 | Mitsutoshi Miyasaka | 薄膜トランジスタの製造方法、及び表示装置と電子機器 |
| US6673126B2 (en) | 1998-05-14 | 2004-01-06 | Seiko Epson Corporation | Multiple chamber fabrication equipment for thin film transistors in a display or electronic device |
| JP2000036604A (ja) * | 1998-07-21 | 2000-02-02 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ回路の製造方法及び液晶表示装置 |
| JP2008091566A (ja) * | 2006-09-29 | 2008-04-17 | Fujitsu Ltd | 絶縁膜で被覆されたカーボンナノチューブ構造体の製造方法及びその構造体からなる電界効果トランジスタ装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020402 |