JP2007311542A - 薄膜トランジスタ - Google Patents
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Abstract
【解決手段】活性層5を覆いアンダーコート層4上にゲート酸化シリコン膜15およびゲート窒化シリコン膜16を順次積層する。ゲート電極19を覆いゲート絶縁膜14上に層間窒化シリコン膜26および層間酸化シリコン膜27を順次積層する。ゲート窒化シリコン膜16のSi/N比を層間窒化シリコン膜26のSi/N比より高くする。ゲート窒化シリコン膜16の膜中原子密度を層間窒化シリコン膜26の膜中原子密度より高くする。層間窒化シリコン膜26の膜中固定電荷密度がゲート窒化シリコン膜16の膜中固定電荷密度より高くなる。不良の抑制と微細化および低消費電力化とを両立した薄膜トランジスタ24を製造できる。
【選択図】図1
Description
11 チャネル領域
12 ソース領域
13 ドレイン領域
14 第1の絶縁層としてのゲート絶縁膜
15 第1の酸化シリコン層としてのゲート酸化シリコン膜
16 第1の窒化シリコン層としてのゲート窒化シリコン膜
19 ゲート電極
24 薄膜トランジスタ
25 第2の絶縁層としての層間絶縁膜
26 第2の窒化シリコン層としての層間窒化シリコン膜
27 第2の酸化シリコン層としての層間酸化シリコン膜
Claims (3)
- チャネル領域、このチャネル領域の両側に位置したソース領域およびドレイン領域を有する半導体層と、
この半導体層上に設けられた第1の絶縁層と、
前記半導体層の前記チャネル領域に対向した前記ゲート絶縁層上に設けられたゲート電極と、
このゲート電極を覆い前記第1の絶縁層上に設けられた第2の絶縁層と、を具備し、
前記第1の絶縁層は、前記半導体層上に設けられた第1の酸化シリコン層と、この第1の酸化シリコン層および前記ゲート電極の間に設けられた第1の窒化シリコン層とを備え、
前記第2の絶縁層は、前記第1の絶縁層上に設けられた第2の窒化シリコン層と、この第2の窒化シリコン層上に設けられた第2の酸化シリコン層とを備え、
前記第1の絶縁層の前記第1の窒化シリコン層は、この第1の窒化シリコン層中のシリコン(Si)の原子量と窒素(N)の原子量との比が、前記第2の絶縁層の前記第2の窒化シリコン層中のシリコン(Si)の原子量と窒素(N)の原子量との比より高い
ことを特徴とする薄膜トランジスタ。 - 前記第1の絶縁層の前記第1の窒化シリコン層は、この第1の窒化シリコン層中の原子密度が、前記第2の絶縁層の前記第2の窒化シリコン層中の原子密度より高い
ことを特徴とする請求項1記載の薄膜トランジスタ。 - 前記半導体層は、多結晶シリコンにて構成され、
前記第1の絶縁層の第1の窒化シリコン層は、前記半導体層の前記ソース領域および前記ドレイン領域上に位置することなく、前記半導体層の前記チャネル領域上に設けられている
ことを特徴とする請求項1または2いずれか一項に記載の薄膜トランジスタ。
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