JP2000340798A

JP2000340798A - 電気光学装置及びその作製方法

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Publication number: JP2000340798A
Application number: JP2000072631A
Authority: JP
Inventors: Shunpei Yamazaki; 舜平山崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1999-03-19
Filing date: 2000-03-15
Publication date: 2000-12-08
Anticipated expiration: 2020-03-15
Also published as: JP4578609B2

Abstract

(57)【要約】【課題】動作性能および信頼性の高い電気光学装置お
よびその作製方法を提供する。【解決手段】駆動回路を形成するｎチャネル型ＴＦＴ
３０２にはＬov領域２０７が配置され、ホットキャリア
注入に強いＴＦＴ構造が実現される。また、画素部を形
成するｎチャネル型ＴＦＴ３０４にはＬoff領域２１７
〜２２０及びオフセット領域が配置され、低オフ電流値
のＴＦＴ構造が実現される。また、Ｌoff領域２１７〜
２２０に含まれるｎ型不純物元素を１×１０¹⁶〜５×１
０¹⁸atoms/cm³程度まで低くすることで、さらにオフ電
流値を低減できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は絶縁表面を有する基
板上に薄膜トランジスタ（以下、ＴＦＴという）で構成
された回路を有する半導体装置およびその作製方法に関
する。特に本発明は、画素部（画素回路）とその周辺に
設けられる駆動回路（制御回路）を同一基板上に設けた
液晶表示装置、ＥＬ（エレクトロルミネッセンス）表示
装置に代表される電気光学装置（電気光学装置ともい
う）、および電気光学装置を搭載した電気器具（電子機
器ともいう）に関する。

【０００２】尚、本願明細書において半導体装置とは、
半導体特性を利用することで機能する装置全般を指し、
上記電気光学装置およびその電気光学装置を搭載した電
気器具も半導体装置に含まれる。

【０００３】

【従来の技術】絶縁表面を有する基板上にＴＦＴで形成
した大面積集積回路を有する半導体装置の開発が進んで
いる。アクティブマトリクス型液晶表示装置、ＥＬ表示
装置、および密着型イメージセンサはその代表例として
知られている。特に、結晶質シリコン膜（典型的にはポ
リシリコン膜）を活性層にしたＴＦＴ（以下、ポリシリ
コンＴＦＴと記す）は電界効果移動度が高いことから、
いろいろな機能回路を形成することも可能である。

【０００４】例えば、アクティブマトリクス型液晶表示
装置には、機能ブロックごとに画像表示を行う画素部
や、ＣＭＯＳ回路を基本としたシフトレジスタ、レベル
シフタ、バッファ、サンプリング回路などの画素部を制
御するための駆動回路（周辺駆動回路とも呼ばれる）が
一枚の基板上に形成される。

【０００５】このような駆動回路はそれぞれにおいて動
作条件が必ずしも同一でないので、当然ＴＦＴに要求さ
れる特性も少なからず異なっている。画素部において
は、スイッチ素子として機能する画素ＴＦＴと補助の保
持容量を設けた構成であり、液晶に電圧を印加して駆動
させるものである。ここで、液晶は交流で駆動させる必
要があり、フレーム反転駆動と呼ばれる方式が多く採用
されている。従って、要求されるＴＦＴの特性はオフ電
流値（ＴＦＴがオフ動作時に流れるドレイン電流値）を
十分低くさせておく必要があった。また、バッファは高
い駆動電圧が印加されるため、高電圧がかかっても壊れ
ない程度にまで耐圧を高めておく必要があった。また電
流駆動能力を高めるために、オン電流値（ＴＦＴがオン
動作時に流れるドレイン電流値）を十分確保する必要が
あった。

【０００６】しかし、ポリシリコンＴＦＴのオフ電流値
は高くなりやすいといった問題点がある。また、ＩＣな
どで使われるＭＯＳトランジスタと同様にポリシリコン
ＴＦＴにはオン電流値の低下といった劣化現象が観測さ
れる。主たる原因はホットキャリア注入であり、ドレイ
ン近傍の高電界によって発生したホットキャリアが劣化
現象を引き起こすものと考えられている。

【０００７】オフ電流値を低減するためのＴＦＴの構造
として、低濃度ドレイン（ＬＤＤ：Lightly Doped Dr
ain）構造が知られている。この構造はチャネル形成領
域と、高濃度に不純物が添加されるソース領域またはド
レイン領域との間に低濃度の不純物領域を設けたもので
あり、この低濃度不純物領域はＬＤＤ領域と呼ばれてい
る。

【０００８】また、ホットキャリア注入によるオン電流
値の劣化を防ぐための構造として、いわゆるＧＯＬＤ
（Gate-drain Overlapped LDD）構造が知られてい
る。この構造は、ＬＤＤ領域がゲート絶縁膜を介してゲ
ート配線と重なるように配置されているため、ドレイン
近傍のホットキャリア注入を防ぎ、信頼性を向上させる
のに有効である。例えば、「Mutsuko Hatano,Hajime
Akimoto and Takeshi Sakai,IEDM97 TECHNICAL DI
GEST,p523-526,1997」では、シリコンで形成したサイド
ウォールによるＧＯＬＤ構造を開示しているが、他の構
造のＴＦＴと比べ、きわめて優れた信頼性が得られるこ
とが確認されている。

【０００９】また、アクティブマトリクス型液晶表示装
置の画素部には、数十から数百万個の各画素にＴＦＴが
配置され、そのＴＦＴのそれぞれには画素電極が設けら
れている。液晶を挟んだ対向基板側には対向電極が設け
られており、液晶を誘電体とした一種のコンデンサを形
成している。そして、各画素に印加する電圧をＴＦＴの
スイッチング機能により制御して、このコンデンサへの
電荷を制御することで液晶を駆動し、透過光量を制御し
て画像を表示する仕組みになっている。

【００１０】ところが、このコンデンサはオフ電流値等
に起因するリーク電流により次第にその蓄積容量が減少
するため、透過光量が変化して画像表示のコントラスト
を低下させる原因となっていた。そこで、従来では容量
配線を設けて、液晶を誘電体とするコンデンサとは別の
コンデンサ（保持容量）を並列に設け、液晶を誘電体と
するコンデンサが損失する容量を補っていた。

【００１１】

【発明が解決しようとする課題】しかしながら、画素部
のＴＦＴ（以下、画素ＴＦＴという）と、シフトレジス
タやバッファなどの駆動回路のＴＦＴ（以下、駆動ＴＦ
Ｔという）とでは、その要求される特性は必ずしも同じ
ではない。例えば、画素ＴＦＴにおいては、ゲート配線
に大きな逆バイアス（ｎチャネル型ＴＦＴであればマイ
ナス）電圧が印加されるが、駆動回路のＴＦＴは基本的
に逆バイアス電圧が印加されて動作されることはない。
また、前者の動作速度は後者ほど高いものが要求されな
い。

【００１２】また、ＧＯＬＤ構造は確かにオン電流値の
劣化を防ぐ効果は高いが、反面、通常のＬＤＤ構造に比
べてオフ電流値が大きくなってしまう問題があった。従
って、特に画素ＴＦＴにとっては好ましい構造とは言え
なかった。逆に通常のＬＤＤ構造はオフ電流値を抑える
効果は高いが、ホットキャリア注入には弱いことが知ら
れていた。

【００１３】このように、アクティブマトリクス型液晶
表示装置のような複数の電気回路を有する電気光学装置
において、全てのＴＦＴを同じ構造で形成することは必
ずしも好ましくなかった。

【００１４】さらに、従来例に示したように画素部に容
量配線を用いた保持容量を形成して十分な容量を確保し
ようとすると、開口率（一画素の面積に対して画像表示
が可能な面積の割合）を犠牲にしなければならなかっ
た。特に、プロジェクター型表示装置に用いられるよう
な小型の高精細パネルでは、一個当たりの画素面積も小
さいため、容量配線による開口率の低下は問題となって
いた。

【００１５】本発明はこのような課題を解決するための
技術であり、電気光学装置の駆動回路や画素部に配置さ
れるＴＦＴの構造を、その機能に応じて適切なものとす
ることにより、電気光学装置の動作性能および信頼性を
向上させることを目的とする。また、そのような電気光
学装置を実現するための作製方法を提供することを課題
とする。

【００１６】また、他の目的として画素部を有する電気
光学装置において、画素に設けられる保持容量の面積を
縮小化し、開口率を向上させるための構造を提供するこ
とを目的とする。また、そのような画素部の作製方法を
提供する。

【００１７】

【課題を解決するための手段】上記問題点を解決するた
めに本発明の構成は、同一基板上に画素部及び駆動回路
を含む電気光学装置において、前記駆動回路を形成する
ｎチャネル型ＴＦＴのＬＤＤ領域は、一部または全部が
該ｎチャネル型ＴＦＴのゲート配線とゲート絶縁膜を挟
んで重なるように形成され、前記画素部を形成する画素
ＴＦＴのＬＤＤ領域は、該画素ＴＦＴのゲート配線とゲ
ート絶縁膜を挟んで重ならないように形成され、前記画
素ＴＦＴのチャネル形成領域及びＬＤＤ領域の間にはオ
フセット領域が形成されていることを特徴とする。

【００１８】上記構成において、前記駆動回路を形成す
るｎチャネル型ＴＦＴのＬＤＤ領域には、前記画素ＴＦ
ＴのＬＤＤ領域よりも高い濃度でｎ型不純物元素が含ま
れることが好ましい。具体的には、前記画素ＴＦＴのＬ
ＤＤ領域よりも２〜１０倍の濃度が好ましい。さらに具
体的には、前記駆動回路を形成するｎチャネル型ＴＦＴ
のＬＤＤ領域には２×１０¹⁶〜５×１０¹⁹atoms/cm³の
濃度範囲でｎ型不純物元素が含まれ、前記画素ＴＦＴの
ＬＤＤ領域には１×１０¹⁶〜５×１０¹⁸atoms/cm³の濃
度範囲でｎ型不純物元素が含まれる。

【００１９】また、他の発明の構成は、同一基板上に画
素部及び駆動回路を含む電気光学装置において、前記駆
動回路には、ＬＤＤ領域の全部がゲート配線とゲート絶
縁膜を挟んで重なるように形成された第１のｎチャネル
型ＴＦＴと、ＬＤＤ領域の一部がゲート配線とゲート絶
縁膜を挟んで重なるように形成された第２のｎチャネル
型ＴＦＴとを有し、前記画素部を形成する画素ＴＦＴの
ＬＤＤ領域は、該画素ＴＦＴのゲート配線とゲート絶縁
膜を挟んで重ならないように配置され、前記画素ＴＦＴ
のチャネル形成領域及びＬＤＤ領域の間にはオフセット
領域が形成されていることを特徴とする。

【００２０】上記構成において、前記第１のｎチャネル
型ＴＦＴのＬＤＤ領域及び／又は前記第２のｎチャネル
型ＴＦＴのＬＤＤ領域には、前記画素ＴＦＴのＬＤＤ領
域よりも高い濃度（具体的には２〜１０倍）でｎ型不純
物元素が含まれる。

【００２１】また、前記第１のｎチャネル型ＴＦＴに形
成されるＬＤＤ領域は、該第１のｎチャネル型ＴＦＴの
ドレイン領域とチャネル形成領域との間に形成され、前
記第２のｎチャネル型ＴＦＴに形成されるＬＤＤ領域
は、該第２のｎチャネル型ＴＦＴのチャネル形成領域を
挟んで形成されることが好ましい。

【００２２】また、本願発明の構成を実現するための作
製工程に関する構成は、同一基板上に画素部及び駆動回
路を含む電気光学装置の作製方法において、前記駆動回
路を形成するｎチャネル型ＴＦＴの活性層に２×１０¹⁶
〜５×１０ ¹⁹atoms/cm³の濃度範囲でｎ型不純物元素を
含む領域を形成する工程（Ａ）と、前記駆動回路を形成
するｎチャネル型ＴＦＴの活性層に１×１０²⁰〜１×１
０ ²¹atoms/cm³の濃度範囲でｎ型不純物元素を含む領域
を形成する工程（Ｂ）と、前記駆動回路を形成するｐチ
ャネル型ＴＦＴの活性層に３×１０²⁰〜３×１０ ²¹atom
s/cm³の濃度範囲でｐ型不純物元素を含む領域を形成す
る工程（Ｃ）と、前記画素部を形成する画素ＴＦＴの活
性層に１×１０¹⁶〜５×１０¹⁸atoms/cm ³の濃度範囲で
ｎ型不純物元素を含む領域を形成する工程（Ｄ）と、を
有し、前記工程（Ｄ）は、珪素を含む絶縁膜で覆われた
ゲート配線をマスクにしてｎ型不純物元素を添加するこ
とにより行われることを特徴とする。

【００２３】なお、この構成において、（Ａ）〜（Ｄ）
の各工程の順序は適宜変更しても構わない。どのような
順序としても、最終的に形成されるＴＦＴの基本的な機
能は変化せず、本発明の効果を損なうものではない。

【００２４】

【発明の実施の形態】本発明の実施の形態について、以
下に示す実施例でもって詳細な説明を行うこととする。

【００２５】[実施例１]本発明の実施例について図１〜
図４を用いて説明する。ここでは、同一基板上に画素部
とその画素部を制御するための駆動回路とを同時に作製
する方法について説明する。但し、説明を簡単にするた
めに、駆動回路では、シフトレジスタ、バッファ等の基
本回路であるＣＭＯＳ回路と、サンプリング回路を形成
するｎチャネル型ＴＦＴとを図示することとする。

【００２６】図１（Ａ）において、基板１０１には、石
英基板やシリコン基板を使用することが望ましい。本実
施例では石英基板を用いる。その他にも金属基板または
ステンレス基板の表面に絶縁膜を形成したものを基板と
しても良い。本実施例の場合、８００℃以上の温度に耐
えうる耐熱性を要求されるので、それを満たす基板であ
ればどのような基板を用いても構わない。

【００２７】そして、基板１０１のＴＦＴが形成される
表面には、２０〜１００ｎｍ（好ましくは４０〜８０ｎ
ｍ）の厚さの非晶質構造を含む半導体膜１０２を減圧熱
ＣＶＤ方、プラズマＣＶＤ法またはスパッタ法で形成す
る。なお、本実施例では６０ｎｍ厚の非晶質シリコン膜
を形成するが、後に熱酸化工程があるのでこの膜厚が最
終的なＴＦＴの活性層の膜厚になるわけではない）

【００２８】また、非晶質構造を含む半導体膜として
は、非晶質半導体膜、微結晶半導体膜があり、さらに非
晶質シリコンゲルマニウム膜などの非晶質構造を含む化
合物半導体膜も含まれる。さらに、基板上に下地膜と非
晶質シリコン膜とを大気解放しないで連続的に形成する
ことも有効である。そうすることにより基板表面の汚染
が非晶質シリコン膜に影響を与えないようにすることが
可能となり、作製されるＴＦＴの特性バラツキを低減さ
せることができる。

【００２９】次に、非晶質シリコン膜１０２上に珪素
（シリコン）を含む絶縁膜でなるマスク膜１０３を形成
し、パターニングによって開口部１０４a、１０４bを形
成する。この開口部は、次の結晶化工程の際に結晶化を
助長（促進）する触媒元素を添加するための添加領域と
なる。（図１（Ａ））

【００３０】なお、珪素を含む絶縁膜としては、酸化シ
リコン膜、窒化シリコン膜、窒化酸化シリコン膜を用い
ることができる。窒化酸化シリコン膜は、珪素、窒素及
び酸素を所定の量で含む絶縁膜であり、ＳｉＯｘＮｙで
表される絶縁膜である。窒化酸化シリコン膜はＳｉＨ
4、Ｎ2Ｏ及びＮＨ3を原料ガスとして作製することが可
能であり、含有する窒素濃度が２５atomic%以上５０ato
mic%未満とすると良い。

【００３１】また、このマスク膜１０３のパターニング
を行うと同時に、後のパターニング工程の基準となるマ
ーカーパターンを形成しておく。マスク膜１０３をエッ
チングする際に非晶質シリコン膜１０２も僅かにエッチ
ングされるが、この段差が後にマスク合わせの時にマー
カーパターンとして用いることができるのである。

【００３２】次に、特開平１０−２４７７３５号公報
（米国出願番号０９／０３４，０４１に対応）に記載さ
れた技術に従って、結晶構造を含む半導体膜を形成す
る。同公報記載の技術は、非晶質構造を含む半導体膜の
結晶化に際して、結晶化を助長する触媒元素（ニッケ
ル、コバルト、ゲルマニウム、錫、鉛、パラジウム、
鉄、銅から選ばれた一種または複数種の元素）を用いる
結晶化手段である。

【００３３】具体的には、非晶質構造を含む半導体膜の
表面に触媒元素を保持させた状態で加熱処理を行い、非
晶質構造を含む半導体膜を、結晶構造を含む半導体膜に
変化させるものである。なお、結晶化手段としては、特
開平７−１３０６５２号公報の実施例１に記載された技
術を用いても良い。また、結晶質構造を含む半導体膜に
は、いわゆる単結晶半導体膜も多結晶半導体膜も含まれ
るが、同公報で形成される結晶構造を含む半導体膜は結
晶粒界を有している。

【００３４】なお、同公報では触媒元素を含む層をマス
ク膜上に形成する際にスピンコート法を用いているが、
触媒元素を含む薄膜をスパッタ法や蒸着法といった気相
法を用いて成膜する手段をとっても良い。

【００３５】また、非晶質シリコン膜は含有水素量にも
よるが、好ましくは４００〜５５０℃で１時間程度の加
熱処理を行い、水素を十分に脱離させてから結晶化させ
ることが望ましい。その場合、含有水素量を５atom％以
下とすることが好ましい。

【００３６】結晶化工程は、まず４００〜５００℃で１
時間程度の熱処理工程を行い、水素を膜中から脱離させ
た後、５００〜６５０℃（好ましくは５５０〜６００
℃）で６〜１６時間（好ましくは８〜１４時間）の熱処
理を行う。

【００３７】本実施例では、触媒元素としてニッケルを
用い、５７０℃で１４時間の熱処理を行う。その結果、
開口部１０４a、１０４bを起点として概略基板と平行な
方向（矢印で示した方向）に結晶化が進行し、巨視的な
結晶成長方向が揃った結晶構造を含む半導体膜（本実施
例では結晶質シリコン膜）１０５a〜１０５dが形成され
る。(図１（Ｂ）)

【００３８】次に、結晶化の工程で用いたニッケルを結
晶質シリコン膜から除去するゲッタリング工程を行う。
本実施例では、先ほど形成したマスク膜１０３をそのま
まマスクとして周期表の１５族に属する元素（本実施例
ではリン）を添加する工程を行い、開口部１０４a、１
０４bで露出した結晶質シリコン膜に１×１０¹⁹〜１×
１０²⁰atoms/cm³の濃度でリンを含むリン添加領域（以
下、ゲッタリング領域という）１０６a、１０６bを形成
する。（図１（Ｃ））

【００３９】次に、窒素雰囲気中で４５０〜６５０℃
（好ましくは５００〜５５０℃）、４〜２４時間（好ま
しくは６〜１２時間）の熱処理工程を行う。この熱処理
工程により結晶質シリコン膜中のニッケルは矢印の方向
に移動し、リンのゲッタリング作用によってゲッタリン
グ領域１０６a、１０６bに捕獲される。即ち、結晶質シ
リコン膜中からニッケルが除去されるため、ゲッタリン
グ後の結晶質シリコン膜１０７a〜１０７dに含まれるニ
ッケル濃度は、１×１０¹⁷atms/cm³以下、好ましくは１
×１０¹⁶atms/cm³にまで低減することができる。

【００４０】次に、マスク膜１０３を除去し、結晶質シ
リコン膜１０７a〜１０７d上に後の不純物添加時のため
に保護膜１０８を形成する。保護膜１０８は１００〜２
００ｎｍ（好ましくは１３０〜１７０ｎｍ）の厚さの窒
化酸化シリコン膜または酸化シリコン膜を用いると良
い。この保護膜１０８は不純物添加時に結晶質シリコン
膜が直接プラズマに曝されないようにするためと、微妙
な濃度制御を可能にするための意味がある。

【００４１】そして、その上にレジストマスク１０９を
形成し、保護膜１０８を介してｐ型を付与する不純物元
素（以下、ｐ型不純物元素という）を添加する。ｐ型不
純物元素としては、代表的には周期表の１３族に属する
元素、典型的にはボロンまたはガリウムを用いることが
できる。この工程（チャネルドープ工程という）はＴＦ
Ｔのしきい値電圧を制御するための工程である。なお、
ここではジボラン（Ｂ ₂Ｈ₆）を質量分離しないでプラズ
マ励起したイオンドープ法でボロンを添加する。勿論、
質量分離を行うイオンインプランテーション法を用いて
も良い。

【００４２】この工程により１×１０¹⁵〜１×１０¹⁸at
oms/cm³（代表的には５×１０¹⁶〜５×１０¹⁷atoms/c
m³）の濃度でｐ型不純物元素（本実施例ではボロン）を
含む不純物領域１１０a、１１０bを形成する。なお、本
明細書中では上記濃度範囲でｐ型不純物元素を含む不純
物領域（但し、リンは含まれていない領域）をｐ型不純
物領域（ｂ）と定義する。（図１（Ｄ））

【００４３】次に、レジストマスク１０９を除去し、結
晶質シリコン膜をパターニングして島状の半導体層（以
下、活性層という）１１１〜１１４を形成する。なお、
活性層１１１〜１１４は、ニッケルを選択的に添加して
結晶化することによって、非常に結晶性の良い結晶質シ
リコン膜で形成されている。具体的には、棒状または柱
状の結晶が、特定の方向性を持って並んだ結晶構造を有
している。また、結晶化後、ニッケルをリンのゲッタリ
ング作用により除去又は低減しており、活性層１１１〜
１４中に残存する触媒元素の濃度は、１×１０¹⁷atms/c
m³以下、好ましくは１×１０¹⁶atms/cm³である。（図１
（Ｅ））

【００４４】また、ｐチャネル型ＴＦＴの活性層１１１
は意図的に添加された不純物元素を含まない領域であ
り、ｎチャネル型ＴＦＴの活性層１１２〜１１４はｐ型
不純物領域（ｂ）となっている。本明細書中では、この
状態の活性層１１１〜１１４は全て真性または実質的に
真性であると定義する。即ち、ＴＦＴの動作に支障をき
たさない程度に不純物元素が意図的に添加されている領
域が実質的に真性な領域と考えて良い。

【００４５】次に、プラズマＣＶＤ法またはスパッタ法
により１０〜１００ｎｍ厚の珪素を含む絶縁膜を形成す
る。本実施例では、３０ｎｍ厚の窒化酸化シリコン膜を
形成する。この珪素を含む絶縁膜は、他の珪素を含む絶
縁膜を単層または積層で用いても構わない。

【００４６】次に、８００〜１１５０℃（好ましくは９
００〜１０００℃）の温度で１５分〜８時間（好ましく
は３０分〜２時間）の熱処理工程を、酸化性雰囲気下で
行う（熱酸化工程）。本実施例では酸素雰囲気中に３体
積％の塩化水素を添加した雰囲気中で９５０℃８０分の
熱処理工程を行う。なお、図１（Ｄ）の工程で添加され
たボロンはこの熱酸化工程の間に活性化される。（図２
（Ａ））

【００４７】なお、酸化性雰囲気としては、ドライ酸素
雰囲気でもウェット酸素雰囲気でも良いが、半導体層中
の結晶欠陥の低減にはドライ酸素雰囲気が適している。
また、本実施例では酸素雰囲気中にハロゲン元素を含ま
せた雰囲気としたが、１００％酸素雰囲気で行っても構
わない。

【００４８】この熱酸化工程の間、珪素を含む絶縁膜と
その下の活性層１１１〜１１４との界面においても酸化
反応が進行する。本願発明ではそれを考慮して最終的に
形成されるゲート絶縁膜１１５の膜厚が５０〜２００nm
（好ましくは１００〜１５０nm）となるように調節す
る。本実施例の熱酸化工程では、６０ｎｍ厚の活性層の
うち２５ｎｍが酸化されて活性層１１１〜１１４の膜厚
は４５ｎｍとなる。また、３０ｎｍ厚の珪素を含む絶縁
膜に対して５０ｎｍ厚の熱酸化膜が加わるので、最終的
なゲート絶縁膜１１５の膜厚は１１０nmとなる。

【００４９】次に、新たにレジストマスク１１６〜１１
９を形成する。そして、ｎ型を付与する不純物元素（以
下、ｎ型不純物元素という）を添加してｎ型を呈する不
純物領域１２０〜１２２を形成する。なお、ｎ型不純物
元素としては、代表的には周期表の１５族に属する元
素、典型的にはリンまたは砒素を用いることができる。
（図２（Ｂ））

【００５０】この不純物領域１２０〜１２２は、後にＣ
ＭＯＳ回路およびサンプリング回路のｎチャネル型ＴＦ
Ｔにおいて、ＬＤＤ領域として機能させるための不純物
領域である。なお、ここで形成された不純物領域にはｎ
型不純物元素が２×１０¹⁶〜５×１０¹⁹atoms/cm³（代
表的には５×１０¹⁷〜５×１０¹⁸atoms/cm³）の濃度で
含まれている。本明細書中では上記濃度範囲でｎ型不純
物元素を含む不純物領域をｎ型不純物領域（ｂ）と定義
する。

【００５１】なお、ここではフォスフィン（ＰＨ₃）を
質量分離しないでプラズマ励起したイオンドープ法でリ
ンを１×１０¹⁸atoms/cm³の濃度で添加する。勿論、質
量分離を行うイオンインプランテーション法を用いても
良い。この工程では、ゲート膜１１５を介して結晶質シ
リコン膜にリンを添加する。

【００５２】次に、６００〜１０００℃（好ましくは７
００〜８００℃）の不活性雰囲気中で熱処理を行い、図
２（Ｂ）の工程で添加されたリンを活性化する。本実施
例では８００℃１時間の熱処理を窒素雰囲気中で行う。
（図２（Ｃ））

【００５３】この時、同時にリンの添加時に損傷した活
性層及び活性層とゲート絶縁膜との界面を修復すること
が可能である。この活性化工程は電熱炉を用いたファー
ネスアニールが好ましいが、ランプアニールやレーザー
アニールといった光アニールを併用しても良い。

【００５４】この工程によりｎ型不純物領域（ｂ）１２
０〜１２２の境界部、即ち、ｎ型不純物領域（ｂ）の周
囲に存在する真性又は実質的に真性な領域（勿論、ｐ型
不純物領域（ｂ）も含む）との接合部が明確になる。こ
のことは、後にＴＦＴが完成した時点において、ＬＤＤ
領域とチャネル形成領域とが非常に良好な接合部を形成
しうることを意味する。

【００５５】次に、ゲート配線となる導電膜を形成す
る。なお、ゲート配線は単層の導電膜で形成しても良い
が、必要に応じて二層、三層といった積層膜とすること
が好ましい。本実施例では、第１導電膜１２３と第２導
電膜１２４とでなる積層膜を形成する。（図２（Ｄ））

【００５６】ここで第１導電膜１２３、第２導電膜１２
４としては、タンタル（Ｔａ）、チタン（Ｔｉ）、モリ
ブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃ
ｒ）、シリコン（Ｓｉ）から選ばれた元素、または前記
元素を主成分とする導電膜（代表的には窒化タンタル
膜、窒化タングステン膜、窒化チタン膜）、または前記
元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金
膜、Ｍｏ−Ｔａ合金膜、タングステンシリサイド膜等）
を用いることができる。

【００５７】なお、第１導電膜１２３は１０〜５０ｎｍ
（好ましくは２０〜３０ｎｍ）とし、第２導電膜１２４
は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎ
ｍ）とすれば良い。本実施例では、第１導電膜１２３と
して、５０ｎｍ厚の窒化タングステン（ＷＮ）膜を、第
２導電膜１２４として、３５０ｎｍ厚のタングステン膜
を用いる。なお、図示しないが、第１導電膜１２３の上
もしくは下にシリコン膜を２〜２０ｎｍ程度の厚さで形
成しておくことは有効である。これによりその上に形成
される導電膜の密着性の向上と、酸化防止を図ることが
できる。

【００５８】また、第１導電膜１２３として窒化タンタ
ル膜、第２導電膜としてタンタル膜を用いることも有効
である。

【００５９】次に、第１導電膜１２３と第２導電膜１２
４とを一括でエッチングして４００ｎｍ厚のゲート配線
１２５〜１２８を形成する。この時、駆動回路のｎチャ
ネル型ＴＦＴのゲート配線１２６、１２７はｎ型不純物
領域（ｂ）１２０〜１２２の一部とゲート絶縁膜１１５
を挟んで重なるように形成する。この重なった部分が後
にＬov領域となる。なお、ゲート配線１２８a、１２８b
は断面では二つに見えるが実際は連続的に繋がった一つ
のパターンから形成されている。（図２（Ｅ））

【００６０】次に、レジストマスク１２９を形成し、ｐ
型不純物元素（本実施例ではボロン）を添加して高濃度
にボロンを含む不純物領域１３０、１３１を形成する。
本実施例ではジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ
法（勿論、イオンインプランテーション法でも良い）に
より３×１０²⁰〜３×１０²¹atoms/cm³（代表的には５
×１０²⁰〜１×１０²¹atoms/cm³）濃度でボロンを添加
する。なお、本明細書中では上記濃度範囲でｐ型不純物
元素を含む不純物領域をｐ型不純物領域（ａ）と定義す
る。（図３（Ａ））

【００６１】次に、レジストマスク１２９を除去し、ゲ
ート配線及びｐチャネル型ＴＦＴとなる領域を覆う形で
レジストマスク１３２〜１３４を形成する。そして、ｎ
型不純物元素（本実施例ではリン）を添加して高濃度に
リンを含む不純物領域１３５〜１４１を形成する。ここ
でも、フォスフィン（ＰＨ₃）を用いたイオンドープ法
（勿論、イオンインプランテーション法でも良い）で行
い、この領域のリンの濃度は１×１０²⁰〜１×１０²¹at
oms/cm³（代表的には２×１０²⁰〜５×１０² ¹atoms/c
m³）とする。（図３（Ｂ））

【００６２】なお、本明細書中では上記濃度範囲でｎ型
不純物元素を含む不純物領域をｎ型不純物領域（ａ）と
定義する。また、不純物領域１３５〜１４１が形成され
た領域には既に前工程で添加されたリンまたはボロンが
含まれるが、十分に高い濃度でリンが添加されることに
なるので、前工程で添加されたリンまたはボロンの影響
は考えなくて良い。従って、本明細書中では不純物領域
１３５〜１４１はｎ型不純物領域（ａ）と言い換えても
構わない。

【００６３】次に、レジストマスク１３２〜１３４を除
去し、珪素を含む絶縁膜でなるキャップ膜１４２を形成
する。膜厚は２５〜１００ｎｍ（好ましくは３０〜５０
ｎｍ）とすれば良い。本実施例では２５ｎｍ厚の窒化珪
素膜を用いることとする。キャップ膜１４２は後の活性
化工程でゲート配線の酸化を防ぐ保護膜としても機能す
るが、厚く形成しすぎると応力が強くなって膜はがれ等
の不具合が発生するので好ましくは１００ｎｍ以下とす
ることが好ましい。

【００６４】次に、ゲート配線１２５〜１２８をマスク
として自己整合的にｎ型不純物元素（本実施例ではリ
ン）を添加する。こうして形成された不純物領域１４３
〜１４６には前記ｎ型不純物領域（ｂ）の１／２〜１／
１０（代表的には１／３〜１／４）の濃度（但し、前述
のチャネルドープ工程で添加されたボロン濃度よりも５
〜１０倍高い濃度、代表的には１×１０¹⁶〜５×１０¹⁸
atoms/cm³、典型的には３×１０¹⁷〜３×１０¹⁸atoms/c
m³、）でリンが添加されるように調節する。なお、本明
細書中では上記濃度範囲でｎ型不純物元素を含む不純物
領域（但し、ｐ型不純物領域（ａ）を除く）をｎ型不純
物領域（ｃ）と定義する。（図３（Ｃ））

【００６５】この工程では１０５ｎｍの膜厚の絶縁膜
（キャップ膜１４２とゲート絶縁膜１１５との積層膜）
を通してリンを添加することになるが、ゲート配線１３
４a、１３４bの側壁に形成されたキャップ膜もマスクと
して機能する。即ち、キャップ膜１４２の膜厚に相当す
る長さのオフセット領域が形成されることになる。な
お、オフセット領域とは、チャネル形成領域に接して形
成され、チャネル形成領域と同一組成の半導体膜でなる
が、ゲート電圧が印加されないため反転層（チャネル領
域）を形成しない高抵抗な領域を指す。オフ電流値を下
げるためにはＬＤＤ領域とゲート配線の重なりを極力抑
えることが重要であり、そういう意味でオフセット領域
を設けることは有効と言える。

【００６６】なお、本実施例のように、チャネル形成領
域にも１×１０¹⁵〜１×１０¹⁸atoms/cm³の濃度でｐ型
不純物元素を含んでいる場合、当然オフセット領域にも
同濃度でｐ型不純物元素が含まれる。

【００６７】このオフセット領域の長さは、実際にゲー
ト配線の側壁に形成されるキャップ膜の膜厚や不純物元
素を添加する際の回り込み現象（マスクの下に潜り込む
ように不純物が添加される現象）によって決まるが、Ｌ
ＤＤ領域とゲート配線との重なりを抑えるという観点か
らすれば、本願発明のようにｎ型不純物領域（ｃ）を形
成する際に、前もってキャップ膜を形成しておくことは
非常に有効である。

【００６８】なお、この工程ではゲート配線で隠された
部分を除いて全ての不純物領域にも１×１０¹⁶〜５×１
０¹⁸atoms/cm³の濃度でリンが添加されているが、非常
に低濃度であるため各不純物領域の機能には影響を与え
ない。また、ｎ型不純物領域（ｂ）１４３〜１４６には
既にチャネルドープ工程で１×１０¹⁵〜１×１０¹⁸atom
s/cm³の濃度のボロンが添加されているが、この工程で
はｐ型不純物領域（ｂ）に含まれるボロンの５〜１０倍
の濃度でリンが添加されるので、この場合もボロンはｎ
型不純物領域（ｂ）の機能には影響を与えないと考えて
良い。

【００６９】但し、厳密にはｎ型不純物領域（ｂ）１４
７、１４８のうちゲート配線に重なった部分のリン濃度
が２×１０¹⁶〜５×１０¹⁹atoms/cm³のままであるのに
対し、ゲート配線に重ならない部分はそれに１×１０¹⁶
〜５×１０¹⁸atoms/cm³の濃度のリンが加わっており、
若干高い濃度でリンを含むことになる。

【００７０】次に、第１層間絶縁膜１４９を形成する。
第１層間絶縁膜１４９としては、珪素を含む絶縁膜、具
体的には窒化シリコン膜、酸化シリコン膜、窒化酸化シ
リコン膜またはそれらを組み合わせた積層膜で形成すれ
ば良い。また、膜厚は１００〜４００ｎｍとすれば良
い。本実施例では、プラズマＣＶＤ法でＳｉＨ₄、Ｎ
₂Ｏ、ＮＨ₃を原料ガスとし、２００ｎｍ厚の窒化酸化シ
リコン膜（但し窒素濃度が２５〜５０atomic%）を用い
る。

【００７１】その後、それぞれの濃度で添加されたｎ型
またはｐ型不純物元素を活性化するために熱処理工程を
行った。この工程はファーネスアニール法、レーザーア
ニール法、ランプアニール法またはそれらを併用して行
うことができる。ファーネスアニール法で行う場合は、
不活性雰囲気中において５００〜８００℃、好ましくは
５５０〜６００℃で行えば良い。本実施例では６００
℃、４時間の熱処理を行い、不純物元素を活性化する。
（図３（Ｄ））

【００７２】なお、本実施例では窒化シリコン膜１４２
と窒化酸化シリコン膜１４９とを積層した状態でゲート
配線を覆い、その状態で活性化工程を行っている。本実
施例ではタングステンを配線材料として用いているが、
タングステン膜は非常に酸化に弱いことが知られてい
る。即ち、保護膜で覆って酸化してもピンホールが保護
膜に存在すればただちに酸化されてしまう。ところが、
本実施例では酸化防止膜としては非常に有効な窒化シリ
コン膜を用い、且つ、窒化シリコン膜に対して窒化酸化
シリコン膜を積層しているため、窒化シリコン膜のピン
ホールの問題を気にせずに高い温度で活性化工程を行う
ことが可能である。

【００７３】次に、活性化工程の後、３〜１００％の水
素を含む雰囲気中で、３００〜４５０℃で１〜４時間の
熱処理を行い、活性層の水素化を行う。この工程は熱的
に励起された水素により半導体層のダングリングボンド
を終端する工程である。水素化の他の手段として、プラ
ズマ水素化（プラズマにより励起された水素を用いる）
を行っても良い。

【００７４】活性化工程を終えたら、第１層間絶縁膜１
４９の上に５００ｎｍ〜１．５μm厚の第２層間絶縁膜
１５０を形成する。本実施例では第２層間絶縁膜１５０
として８００ｎｍ厚の酸化シリコン膜をプラズマＣＶＤ
法により形成する。こうして第１層間絶縁膜（窒化酸化
シリコン膜）１４９と第２層間絶縁膜（酸化シリコン
膜）１５０との積層膜でなる１μm厚の層間絶縁膜を形
成する。

【００７５】なお、後の工程で耐熱性が許せば、第２層
間絶縁膜１５０として、ポリイミド、アクリル、ポリア
ミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテ
ン）等の有機樹脂膜を用いることも可能である。

【００７６】その後、それぞれのＴＦＴのソース領域ま
たはドレイン領域に達するコンタクトホールが形成さ
れ、ソース配線１５１〜１５４と、ドレイン配線１５５
〜１５７を形成する。なお、ＣＭＯＳ回路を形成するた
めにドレイン配線１５５はｐチャネル型ＴＦＴとｎチャ
ネル型ＴＦＴとの間で共通化されている。また、図示し
ていないが、本実施例ではこの配線を、Ｔｉ膜を２００
ｎｍ、Ｔｉを含むアルミニウム膜５００ｎｍ、Ｔｉ膜１
００ｎｍをスパッタ法で連続して形成した３層構造の積
層膜とする。なお、ソース配線もしくはドレイン配線と
して銅配線と窒化チタン配線とを積層しても良い。（図
４（Ａ））

【００７７】次に、パッシベーション膜１５８として、
窒化シリコン膜、酸化シリコン膜、または窒化酸化シリ
コン膜で５０〜５００ｎｍ（代表的には２００〜３００
ｎｍ）の厚さで形成する。この時、本実施例では膜の形
成に先立ってＨ₂、ＮＨ₃等水素を含むガスを用いてプラ
ズマ処理を行い、成膜後に熱処理を行う。この前処理に
より励起された水素が第１、第２層間絶縁膜中に供給さ
れる。この状態で熱処理を行うことで、パッシベーショ
ン膜１５８の膜質を改善するとともに、第１、第２層間
絶縁膜中に添加された水素が下層側に拡散するため、効
果的に活性層を水素化することができる。

【００７８】また、パッシベーション膜１５８を形成し
た後に、さらに水素化工程を行っても良い。例えば、３
〜１００％の水素を含む雰囲気中で、３００〜４５０℃
で１〜１２時間の熱処理を行うと良く、あるいはプラズ
マ水素化法を用いても同様の効果が得られる。なお、水
素化工程後に画素電極とドレイン配線を接続するための
コンタクトホールを形成する位置において、パッシベー
ション膜１５８に開口部（図示せず）を形成しておいて
も良い。

【００７９】その後、有機樹脂からなる第３層間絶縁膜
１５９を約１μmの厚さに形成する。有機樹脂として
は、ポリイミド、アクリル、ポリアミド、ポリイミドア
ミド、ＢＣＢ（ベンゾシクロブテン）等を使用すること
ができる。有機樹脂膜を用いることの利点は、成膜方法
が簡単である点や、比誘電率が低いので、寄生容量を低
減できる点、平坦性に優れる点などが上げられる。なお
上述した以外の有機樹脂膜や有機系SiO化合物などを用
いることもできる。ここでは、基板に塗布後、熱重合す
るタイプのポリイミドを用い、３００℃で焼成して形成
する。

【００８０】次に、画素部となる領域において、第３層
間絶縁膜１５９上に遮蔽膜１６０を形成する。なお、本
明細書中では光と電磁波を遮るという意味で遮蔽膜とい
う文言を用いる。遮蔽膜１６０はアルミニウム（Ａ
ｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）から選ばれた
元素でなる膜またはいずれかの元素を主成分とする膜で
１００〜３００ｎｍの厚さに形成する。本実施例では1w
t%のチタンを含有させたアルミニウム膜を１２５ｎｍの
厚さに形成する。

【００８１】なお、第３層間絶縁膜１５９上に酸化シリ
コン膜等の絶縁膜を５〜５０ｎｍ形成しておくと、この
上に形成する遮蔽膜の密着性を高めることができる。ま
た、有機樹脂で形成した第３層間絶縁膜１５９の表面に
ＣＦ₄ガスを用いたプラズマ処理を施すと、表面改質に
より膜上に形成する遮蔽膜の密着性を向上させることが
できる。

【００８２】また、このチタンを含有させたアルミニウ
ム膜を用いて、遮蔽膜だけでなく他の接続配線を形成す
ることも可能である。例えば、駆動回路内で回路間をつ
なぐ接続配線を形成できる。但し、その場合は遮蔽膜ま
たは接続配線を形成する材料を成膜する前に、予め第３
層間絶縁膜にコンタクトホールを形成しておく必要があ
る。

【００８３】次に、遮蔽膜１６０の表面に陽極酸化法ま
たはプラズマ酸化法（本実施例では陽極酸化法）により
２０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）の厚さ
の酸化物１６１を形成する。本実施例では遮蔽膜１６０
としてアルミニウムを主成分とする膜を用いたため、陽
極酸化物１６１として酸化アルミニウム膜（アルミナ
膜）が形成される。

【００８４】この陽極酸化処理に際して、まず十分にア
ルカリイオン濃度の小さい酒石酸エチレングリコール溶
液を作製する。これは１５％の酒石酸アンモニウム水溶
液とエチレングリコールとを２：８で混合した溶液であ
り、これにアンモニア水を加え、ｐＨが７±０．５とな
るように調節する。そして、この溶液中に陰極となる白
金電極を設け、遮蔽膜１６０が形成されている基板を溶
液に浸し、遮蔽膜１６０を陽極として、一定（数ｍＡ〜
数十ｍＡ）の直流電流を流す。

【００８５】溶液中の陰極と陽極との間の電圧は陽極酸
化物の成長に従い時間と共に変化するが、定電流のまま
１００Ｖ／ｍｉｎの昇圧レートで電圧を上昇させて、到
達電圧４５Ｖに達したところで陽極酸化処理を終了させ
る。このようにして遮蔽膜１６０の表面には厚さ約５０
ｎｍの陽極酸化物１６１を形成することができる。ま
た、その結果、遮蔽膜１６０の膜厚は９０ｎｍとなる。
なお、ここで示した陽極酸化法に係わる数値は一例にす
ぎず、作製する素子の大きさ等によって当然最適値は変
化しうるものである。

【００８６】また、ここでは陽極酸化法を用いて遮蔽膜
表面のみに絶縁膜を設ける構成としたが、絶縁膜をプラ
ズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法などの気相
法によって形成しても良い。その場合も膜厚は２０〜１
００ｎｍ（好ましくは３０〜５０ｎｍ）とすることが好
ましい。また、酸化シリコン膜、窒化シリコン膜、窒化
酸化シリコン膜、ＤＬＣ（Diamond like carbon）
膜、酸化タンタル膜または有機樹脂膜を用いても良い。
さらに、これらを組み合わせた積層膜を用いても良い。

【００８７】次に、第３層間絶縁膜１５９、パッシベー
ション膜１５８にドレイン配線１５７に達するコンタク
トホールを形成し、画素電極１６２を形成する。なお、
画素電極１６３は隣接する別の画素の画素電極である。
画素電極１６２、１６３は、透過型液晶表示装置とする
場合には透明導電膜を用い、反射型の液晶表示装置とす
る場合には金属膜を用いれば良い。ここでは透過型の液
晶表示装置とするために、酸化インジウムと酸化スズと
の化合物（ＩＴＯと呼ばれる）膜を１１０ｎｍの厚さに
スパッタ法で形成する。

【００８８】また、この時、画素電極１６２と遮蔽膜１
６０とが陽極酸化物１６１を介して重なり、保持容量
（キャハ゜シタンス・ストレーシ゛）１６４を形成する。なお、この場
合、遮蔽膜１６０をフローティング状態（電気的に孤立
した状態）か固定電位、好ましくはコモン電位（データ
として送られる画像信号の中間電位）に設定しておくこ
とが望ましい。

【００８９】こうして同一基板上に、駆動回路と画素部
とを有したアクティブマトリクス基板が完成した。な
お、図４（Ｂ）においては、駆動回路にはｐチャネル型
ＴＦＴ３０１、ｎチャネル型ＴＦＴ３０２、３０３が形
成され、画素部にはｎチャネル型ＴＦＴでなる画素ＴＦ
Ｔ３０４が形成される。

【００９０】駆動回路のｐチャネル型ＴＦＴ３０１に
は、チャネル形成領域２０１、ソース領域２０２、ドレ
イン領域２０３がそれぞれｐ型不純物領域（ａ）で形成
される。但し、厳密にはソース２０２領域及びドレイン
領域２０３に１×１０¹⁶〜５×１０¹⁸atoms/cm³の濃度
でリンを含んでいる。

【００９１】また、ｎチャネル型ＴＦＴ３０２には、チ
ャネル形成領域２０４、ソース領域２０５、ドレイン領
域２０６、そしてチャネル形成領域とドレイン領域との
間に、ゲート絶縁膜を挟んでゲート配線と重なったＬＤ
Ｄ領域（本明細書中ではこのような領域をＬov領域とい
う。なお、ovはoverlapの意味で付した。）２０７が形
成される。この時、Ｌov領域２０７は２×１０¹⁶〜５×
１０¹⁹atoms/cm³の濃度でリンを含み、且つ、ゲート配
線と全部重なるように形成される。

【００９２】また、図４（Ｂ）ではできるだけ抵抗成分
を減らすためにチャネル形成領域２０４の片側のみ（ド
レイン領域側のみ）にＬov領域を配置しているが、チャ
ネル形成領域２０４を挟んで両側に配置しても良い。

【００９３】また、ｎチャネル型ＴＦＴ３０３には、チ
ャネル形成領域２０８、ソース領域２０９、ドレイン領
域２１０、そしてチャネル形成領域を挟むようにしてＬ
ＤＤ領域２１１、２１２が形成される。即ち、ソース領
域とチャネル形成領域との間及びドレイン領域とチャネ
ル形成領域との間にＬＤＤ領域が形成される。

【００９４】なお、この構造ではＬＤＤ領域２１１、２
１２の一部がゲート配線と重なるように配置されたため
に、ゲート絶縁膜を介してゲート配線と重なった領域
（Ｌov領域）とゲート配線と重ならない領域（本明細書
中ではこのような領域をＬoff領域という。なお、offは
offsetの意味で付した。）が実現されている。

【００９５】ここで図６に示す断面図は図４（Ｂ）に示
したｎチャネル型ＴＦＴ３０３を図３（Ｃ）の工程まで
作製した状態を示す拡大図である。ここに示すように、
ＬＤＤ領域２１１はさらにＬov領域２１１a、Ｌoff領域
２１１bに区別できる。また、前述のＬov領域２１１aに
は２×１０¹⁶〜５×１０¹⁹atoms/cm³の濃度でリンが含
まれるが、Ｌoff領域２１１bはその１〜２倍（代表的に
は１．２〜１．５倍）の濃度でリンが含まれる。

【００９６】また、画素ＴＦＴ３０４には、チャネル形
成領域２１３、２１４、ソース領域２１５、ドレイン領
域２１６、Ｌoff領域２１７〜２２０、Ｌoff領域２１
８、２１９に接したｎ型不純物領域（ａ）２２１が形成
される。この時、ソース領域２１５、ドレイン領域２１
６はそれぞれｎ型不純物領域（ａ）で形成され、Ｌoff
領域２１７〜２２０はｎ型不純物領域（ｃ）で形成され
る。

【００９７】本実施例では、画素部および駆動回路が要
求する回路仕様に応じて各回路を形成するＴＦＴの構造
を最適化し、半導体装置の動作性能および信頼性を向上
させることができる。具体的には、ｎチャネル型ＴＦＴ
は回路仕様に応じてＬＤＤ領域の配置を異ならせ、Ｌov
領域またはＬoff領域を使い分けることによって、同一
基板上に高速動作またはホットキャリア対策を重視した
ＴＦＴ構造と、低オフ電流動作を重視したＴＦＴ構造と
を実現できる。

【００９８】例えば、アクティブマトリクス型液晶表示
装置の場合、ｎチャネル型ＴＦＴ３０２は高速動作を重
視するシフトレジスタ、分周波回路、信号分割回路、レ
ベルシフタ、バッファなどの駆動回路に適している。即
ち、チャネル形成領域とドレイン領域との間のみにＬov
領域を形成することで、できるだけ抵抗成分を低減させ
つつホットキャリア対策を重視した構造となっている。
これは上記回路群の場合、ソース領域とドレイン領域の
機能が変わらず、キャリア（電子）の移動する方向が一
定だからである。

【００９９】但し、必要に応じてチャネル形成領域を挟
んでＬov領域を形成することもできる。即ち、ソース領
域とチャネル形成領域の間、及びドレイン領域とチャネ
ル形成領域との間に形成することも可能である。

【０１００】また、ｎチャネル型ＴＦＴ３０３はホット
キャリア対策と低オフ電流動作の双方を重視するサンプ
リング回路（トランスファゲートともいう）に適してい
る。即ち、Ｌov領域を形成することでホットキャリア対
策とし、さらにＬoff領域を形成することで低オフ電流
動作を実現する。また、サンプリング回路はソース領域
とドレイン領域の機能が反転してキャリアの移動方向が
１８０°変わるため、ゲート配線を中心に線対称となる
ような構造としなければならない。なお、場合によって
はＬov領域のみとすることもありうる。

【０１０１】また、ｎチャネル型ＴＦＴ３０４は低オフ
電流動作を重視した画素部、サンプリング回路に適して
いる。即ち、オフ電流値を増加させる要因となりうるＬ
ov領域を配置せず、Ｌoff領域とオフセット領域を配置
することで低オフ電流動作を実現している。また、駆動
回路のＬＤＤ領域よりも低い濃度のＬＤＤ領域をＬoff
領域として用いることで、多少オン電流値が低下しても
徹底的にオフ電流値を低減する対策を打っている。さら
に、ｎ型不純物領域（ａ）２２１はオフ電流値を低減す
る上で非常に有効であることが確認されている。

【０１０２】また、チャネル長３〜７μｍに対してｎチ
ャネル型ＴＦＴ３０２のＬov領域２０７の長さ（幅）は
０．３〜３．０μｍ、代表的には０．５〜１．５μｍと
すれば良い。また、ｎチャネル型ＴＦＴ３０３のＬov領
域２１１a、２１２aの長さ（幅）は０．３〜３．０μ
ｍ、代表的には０，５〜１．５μｍ、Ｌoff領域２１１
b、２１２bの長さ（幅）は１．０〜３．５μｍ、代表的
には１．５〜２．０μｍとすれば良い。また、画素ＴＦ
Ｔ３０４に設けられるＬoff領域２１７〜２２０の長さ
（幅）は０．５〜３．５μｍ、代表的には２．０〜２．
５μｍとすれば良い。

【０１０３】さらに、ｐチャネル型ＴＦＴ３０１は自己
整合（セルフアライン）的に形成され、ｎチャネル型Ｔ
ＦＴ３０２〜３０４は非自己整合（ノンセルフアライ
ン）的に形成されている点も本発明の特徴の一つであ
る。

【０１０４】また、本実施例では保持容量の誘電体とし
て比誘電率が７〜９と高いアルミナ膜を用いたことで、
必要な容量を形成するために必要な保持容量の占有面積
を少なくすることができる。さらに、本実施例のように
画素ＴＦＴ上に形成される遮蔽膜を保持容量の一方の電
極とすることで、アクティブマトリクス型液晶表示装置
の画像表示部の開口率を向上させることができる。

【０１０５】なお、本発明は本実施例に示した保持容量
の構造に限定される必要はない。例えば、本出願人によ
る特願平９−３１６５６７号出願、特願平９−２７３４
４４号出願または特願平１０−２５４０９７号出願に記
載された構造の保持容量を用いることもできる。

【０１０６】ここでアクティブマトリクス基板から、ア
クティブマトリクス型液晶表示装置を作製する工程を説
明する。図５に示すように、図４（Ｂ）の状態の基板に
対し、配向膜５０１を形成する。本実施例では配向膜と
してポリイミド膜を用いる。また、対向基板５０２に
は、透明導電膜からなる対向電極５０３と、配向膜５０
４とを形成する。なお、対向基板には必要に応じてカラ
ーフィルターや遮蔽膜を形成しても良い。

【０１０７】次に、配向膜を形成した後、ラビング処理
を施して液晶分子がある一定のプレチルト角を持って配
向するように調節する。そして、画素部と、駆動回路が
形成されたアクティブマトリクス基板と対向基板とを、
公知のセル組み工程によってシール材やスペーサ（共に
図示せず）などを介して貼りあわせる。その後、両基板
の間に液晶５０５を注入し、封止剤（図示せず）によっ
て完全に封止する。液晶には公知の液晶材料を用いれば
良い。このようにして図５に示すアクティブマトリクス
型液晶表示装置が完成する。

【０１０８】次に、このアクティブマトリクス型液晶表
示装置の構成を、図８の斜視図を用いて説明する。な
お、図８は、図１〜図４の断面構造図と対応付けるた
め、共通の符号を用いている。アクティブマトリクス基
板は、石英基板１０１上に形成された、画素部８０１
と、走査（ゲート）信号駆動回路８０２と、画像（ソー
ス）信号駆動回路８０３で構成される。画素部の画素Ｔ
ＦＴ３０４はｎチャネル型ＴＦＴであり、周辺に設けら
れる駆動回路はＣＭＯＳ回路を基本として構成されてい
る。走査信号駆動回路８０２と、画像信号駆動回路８０
３はそれぞれゲート配線１２８とソース配線１５４で画
素部８０１に接続されている。また、ＦＰＣ８０４が接
続された端子８０５と駆動回路とが接続配線８０６、８
０７によって電気的に接続されている。

【０１０９】次に、図８に示したアクティブマトリクス
型液晶表示装置の回路構成の一例を図９に示す。本実施
例のアクティブマトリクス型液晶表示装置は、画像信号
駆動回路９０１、走査信号駆動回路（Ａ）９０７、走査
信号駆動回路（Ｂ）９１１、プリチャージ回路９１２、
画素部９０６を有している。なお、本明細書中におい
て、駆動回路には画像信号処理回路９０１および走査信
号駆動回路９０７が含まれる。

【０１１０】画像信号駆動回路９０１は、シフトレジス
タ９０２、レベルシフタ９０３、バッファ９０４、サン
プリング回路９０５を備えている。また、走査信号駆動
回路（Ａ）９０７は、シフトレジスタ９０８、レベルシ
フタ９０９、バッファ９１０を備えている。走査信号駆
動回路（Ｂ）９１１も同様な構成である。

【０１１１】ここでシフトレジスタ９０２、９０８は駆
動電圧が３．５〜１６Ｖ（代表的には５Ｖ又は１０Ｖ）
であり、回路を形成するＣＭＯＳ回路に使われるｎチャ
ネル型ＴＦＴは図４（Ｂ）の３０２で示される構造が適
している。

【０１１２】また、レベルシフタ９０３、９０９、バッ
ファ９０４、９１０は、駆動電圧は１４〜１６Ｖと高く
なるが、シフトレジスタと同様に、図４（Ｂ）のｎチャ
ネル型ＴＦＴ３０２を含むＣＭＯＳ回路が適している。
なお、ゲート配線をダブルゲート構造、トリプルゲート
構造といったマルチゲート構造とすることは、各回路の
信頼性を向上させる上で有効である。

【０１１３】また、サンプリング回路９０５は駆動電圧
が１４〜１６Ｖであるが、ソース領域とドレイン領域が
反転する上、オフ電流値を低減する必要があるので、図
４（Ｂ）のｎチャネル型ＴＦＴ３０３を含むＣＭＯＳ回
路が適している。なお、図４（Ｂ）ではｎチャネル型Ｔ
ＦＴしか図示されていないが、実際にサンプリング回路
を形成する時はｎチャネル型ＴＦＴとｐチャネル型ＴＦ
Ｔとを組み合わせて形成すると大電流を流しやすくなり
好ましい。

【０１１４】また、画素部９０６は駆動電圧が１４〜１
６Ｖであり、サンプリング回路９０５よりもさらに低い
オフ電流値が要求されるので、Ｌov領域を配置しない構
造とすることが望ましく、図４（Ｂ）のｎチャネル型Ｔ
ＦＴ３０４を画素ＴＦＴとして用いることが望ましい。

【０１１５】本願発明において最も大きな特徴は、画素
ＴＦＴのＬＤＤ領域とチャネル形成領域との間にオフセ
ット領域が存在する点にある。そのことについて、図７
を用いて説明する。図７は、図３（Ｃ）の工程までを終
えた状態の画素ＴＦＴの一部を拡大した断面図である。

【０１１６】本実施例の作製工程で画素ＴＦＴを作製し
た場合、図７に示すように、チャネル形成領域２１４と
ｎ型不純物領域（ｃ）でなるＬＤＤ領域２２０（または
２１９）との間にオフセット領域７０１（または７０
２）が存在する。このオフセット領域７０１の長さは、
ほぼキャップ膜１４２の膜厚（ここでいう膜厚は厳密に
はゲート配線の側壁に形成されている部分の膜厚）に一
致する。

【０１１７】但し、リンを添加する際の回り込みによっ
てオフセット領域７０１の長さはキャップ膜１４２の膜
厚よりも短くなることは言うまでもない。

【０１１８】本願発明では、このオフセット領域７０
１、７０２の長さが０〜２００ｎｍ（好ましくは２０〜
１００ｎｍ、さらに好ましくは３０〜７０ｎｍ）とす
る。この長さはキャップ膜１４２の膜厚を調節すること
で制御することができる。

【０１１９】このように本願発明では、画素ＴＦＴに対
してＬＤＤ領域とオフセット領域の二つの抵抗領域を設
けているため、オフ電流値を極めて低い値にすることが
可能である。即ち、ソース−ドレイン間の電圧が１４
Ｖ、ゲート電圧が−１７．５ＶといったようにＴＦＴが
完全にオフ状態にある時、５ｐＡ以下（好ましくは１ｐ
Ａ以下）といったオフ電流値を達成しうる。

【０１２０】なお、本実施例の構成は、図１〜４に示し
た工程に従ってＴＦＴを作製することによって容易に実
現することができる。また、本実施例では画素部と駆動
回路の構成のみ示しているが、実施例１の作製工程に従
えば、その他にも信号分割回路、分周波回路、Ｄ／Ａコ
ンバータ回路、オペアンプ回路、γ補正回路、さらには
マイクロプロセッサ回路などの信号処理回路（論理回路
と言っても良い）を同一基板上に形成することも可能で
ある。

【０１２１】このように本発明は、同一基板上に画素部
及び画素部を制御するための駆動回路を含む電気光学装
置、例えば同一基板上に駆動回路及び画素部を具備した
電気光学装置を実現しうる。

【０１２２】また、本実施例の図２（Ｂ）までの工程を
行うと、結晶格子に連続性を持つ特異な結晶構造の結晶
質シリコン膜が形成される。このような結晶質シリコン
膜に関する詳細は、本出願人による特願平１０−０４４
６５９号、特願平１０−１５２３１６号、特願平１０−
１５２３０８号または特願平１０−１５２３０５号の出
願を参照すれば良い。以下、本出願人が実験的に調べた
結晶構造の特徴について概略を説明する。なお、この特
徴は、本実施例によって完成されたＴＦＴの活性層を形
成する半導体層の特徴と一致する。

【０１２３】上記結晶質シリコン膜は、微視的に見れば
複数の針状又は棒状の結晶（以下、棒状結晶と略記す
る）が集まって並んだ結晶構造を有する。このことはＴ
ＥＭ（透過型電子顕微鏡法）による観察で容易に確認で
きる。

【０１２４】また、電子線回折及びエックス線（Ｘ線）
回折を利用すると結晶質シリコン膜の表面（チャネルを
形成する部分）が、結晶軸に多少のずれが含まれている
ものの配向面として｛１１０｝面を有することを確認で
きる。この時、電子線回折で分析を行えば｛１１０｝面
に対応する回折斑点がきれいに現れるのを確認すること
ができる。また、各斑点は同心円上に分布を持っている
ことも確認できる。

【０１２５】また、個々の棒状結晶が接して形成する結
晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）
により観察すると、結晶粒界において結晶格子に連続性
があることを確認できる。これは観察される格子縞が結
晶粒界において連続的に繋がっていることから容易に確
認することができる。

【０１２６】なお、結晶粒界における結晶格子の連続性
は、その結晶粒界が「平面状粒界」と呼ばれる粒界であ
ることに起因する。本明細書における平面状粒界の定義
は、「Characterization of High-Efficiency Cast-Si
Solar Cell Wafers by MBICMeasurement ；Ryuichi Shi
mokawa and Yutaka Hayashi，Japanese Journal ofAppl
ied Physics vol.27，No.5，pp.751-758，1988」に記載
された「Planar boundary 」である。

【０１２７】上記論文によれば、平面状粒界には双晶粒
界、特殊な積層欠陥、特殊なtwist粒界などが含まれ
る。この平面状粒界は電気的に不活性であるという特徴
を持つ。即ち、結晶粒界でありながらキャリアの移動を
阻害するトラップとして機能しないため、実質的に存在
しないと見なすことができる。

【０１２８】特に結晶軸（結晶面に垂直な軸）が〈１１
０〉軸である場合、｛２１１｝双晶粒界はΣ３の対応粒
界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す
指針となるパラメータであり、Σ値が小さいほど整合性
の良い粒界であることが知られている。

【０１２９】実際に本実施例の結晶質シリコン膜を詳細
にＴＥＭを用いて観察すれば、結晶粒界の殆ど（９０％
以上、典型的には９５％以上）がΣ３の対応粒界、典型
的には｛２１１｝双晶粒界であることが判る。

【０１３０】二つの結晶粒の間に形成された結晶粒界に
おいて、両方の結晶の面方位が｛１１０｝である場合、
｛１１１｝面に対応する格子縞がなす角をθとすると、
θ＝70.5°の時にΣ３の対応粒界となることが知られて
いる。本実施例の結晶質シリコン膜は、結晶粒界におい
て隣接する結晶粒の各格子縞がまさに約70.5°の角度で
連続しており、その事からこの結晶粒界はΣ３の対応粒
界であると言える。

【０１３１】なお、θ＝ 38.9 °の時にはΣ９の対応粒
界となるが、この様な他の対応粒界も存在する。いずれ
にしても不活性であることに変わりはない。

【０１３２】この様な結晶構造（正確には結晶粒界の構
造）は、結晶粒界において異なる二つの結晶粒が極めて
整合性よく接合していることを示している。即ち、結晶
粒界において結晶格子が連続的に連なり、結晶欠陥等に
起因するトラップ準位を非常に作りにくい構成となって
いる。従って、この様な結晶構造を有する半導体薄膜は
実質的に結晶粒界が存在しない見なすことができる。

【０１３３】またさらに、８００〜１１５０℃という高
い温度での熱処理工程（実施例１における熱酸化工程に
相当する）によって結晶粒内に存在する欠陥が殆ど消滅
していることがＴＥＭ観察によって確認されている。こ
れはこの熱処理工程の前後で欠陥数が大幅に低減されて
いることからも明らかである。

【０１３４】この欠陥数の差は電子スピン共鳴分析（El
ectron Spin Resonance ：ＥＳＲ）によってスピン密度
の差となって現れる。現状では本実施例の結晶質シリコ
ン膜のスピン密度は少なくとも 5×10¹⁷spins/cm³以下
（好ましくは 3×10¹⁷spins/cm³以下）であることが判
明している。ただし、この測定値は現存する測定装置の
検出限界に近いので、実際のスピン密度はさらに低いと
予想される。

【０１３５】以上の事から、本実施例の結晶質シリコン
膜は結晶粒内の欠陥が極端に少なく、結晶粒界が実質的
に存在しないと見なせるため、単結晶シリコン膜又は実
質的な単結晶シリコン膜と考えて良い。

【０１３６】［実施例２］本実施例では、実施例１に示
した構造を有する画素部の構成について図１０を用いて
説明する。なお、図１０に示す上面図では画素部の任意
の一画素に注目し、実施例１で用いた符号をそのまま引
用する。

【０１３７】図１０（Ａ）は活性層、ゲート配線、ソー
ス配線の重ねあわせを示す上面図であり、同図（Ｂ）は
その上に遮蔽膜、画素電極を重ねあわせた状態を示す上
面図である。図１０（Ａ）において、ゲート配線１２８
は、図示されていないゲート絶縁膜を介してその下の活
性層１１４と交差している。また、図示はしていない
が、活性層１１４には、ソース領域、ドレイン領域、ｎ
型不純物領域（ｃ）でなるＬoff領域が形成されてい
る。また、１００１はソース配線１５４と活性層１１４
とのコンタクト部、１００２はドレイン配線１５７と活
性層１１４とのコンタクト部である。

【０１３８】また、図１０（Ｂ）において、画素ＴＦＴ
の上には表面に陽極酸化物（ここでは図示しないが、図
４（Ｂ）の陽極酸化物１６１を指す）が形成された遮蔽
膜１６０と、各画素ごとに設けられる画素電極１６２、
１６３が形成されている。そして、遮蔽膜１６０と画素
電極１６２とが陽極酸化物を介して重なる領域で保持容
量１６４が形成される。なお、１００３はドレイン配線
１５７と画素電極１６２とのコンタクト部である。

【０１３９】本実施例では保持容量の誘電体として比誘
電率が７〜９と高いアルミナ膜を用いることで、必要な
容量を形成するための面積を少なくすることが可能であ
る。さらに、本実施例のように画素ＴＦＴ上に形成され
る遮光膜を保持容量の一方の電極とすることで、アクテ
ィブマトリクス型液晶表示装置の画像表示部の開口率を
向上させることができる。

【０１４０】［実施例３］本実施例では、画素部の構成
を実施例２（図１０参照）とは異なるものとした場合に
ついて図１１を用いて説明する。なお、実施例１、２で
説明した画素部の構造とはゲート配線の一部分が異なる
だけで全て同一構造である。従って、同一の部分に関し
ては説明はするか同じ符号を用いる。

【０１４１】図１１（Ａ）は本実施例の画素部の断面図
であり、ゲート配線（但し活性層と重なる部分を除く）
１１０１を、第１導電膜１１０２、第２導電膜１１０３
および第３導電膜１１０４を積層して形成する点に特徴
がある。即ち、第１導電膜１１０２と第２導電膜１１０
３とで第３導電膜１１０４を挟んだ構造をとる。

【０１４２】本実施例では第１導電膜１１０２として窒
化タンタル膜、第２導電膜１１０３としてタンタル膜、
第３導電膜１１０４としてアルミニウムを主成分とする
合金膜を用いる。この構造を形成するには、まずゲート
絶縁膜上に第１導電膜１１０２を形成し、その上に第３
導電膜１１０４を形成する。そして、第３導電膜１１０
４を所定の形状にパターニングして、その上を第２導電
膜１１０３で覆う。この後、第１導電膜１１０２と第２
導電膜１１０３とを一括でエッチングして図１１（Ａ）
に示すような構造のゲート配線が形成される。

【０１４３】そして、この時の上面図は図１１（Ｂ）に
示すようなものとなる。即ち、ゲート配線のうち活性層
と重なる部分（この部分はゲート電極と呼んでもよい）
１１０５a、１１０５b（それぞれ図２（Ｅ）のゲート配
線１２８a、１２８bに相当する）は第１および第２の導
電膜の積層構造でなる。一方、ゲート配線１１０１はゲ
ート配線１１０５a、１１０５bよりも配線幅が太く、且
つ、図１１（Ａ）に示すような三層構造で形成される。
即ち、ゲート配線の中でも単に配線として用いる部分は
できるだけ配線抵抗を小さくするために、本実施例のよ
うな構造とすることが好ましい。

【０１４４】また、実施例１の図８に示したアクティブ
マトリクス型液晶表示装置においては、端子８０５と走
査信号駆動回路８０２や画像信号駆動回路８０３をつな
ぐ接続配線８０６、８０７は、本実施例で説明したよう
な三層構造の配線を用いることで配線の低抵抗化を図る
ことが望ましい。

【０１４５】なお、図１１（Ｂ）に示した構造は、実施
例１と本実施例で説明した配線構造の形成方法とを組み
合わせることで実現可能である。従って、実施例１で説
明したアクティブマトリクス型液晶表示装置に本実施例
の構成を組み合わせることは可能である。

【０１４６】［実施例４］本実施例では実施例１と異な
る構造の画素部について図１２を用いて説明する。な
お、基本的な構造は図３（Ｃ）に示した画素部と同一構
造であるので、相違点のみを説明する。

【０１４７】まず、図１２（Ａ）の構造は第３層間絶縁
膜１５９と遮蔽膜１６０との間にバッファ層１２０１を
形成した例である。バッファ層１２０１としては、１０
〜１００ｎｍ（好ましくは３０〜５０ｎｍ）の膜厚の珪
素を含む絶縁膜を用いる。但し、第３層間絶縁膜１５９
が有機樹脂膜である場合、真空に曝すと樹脂膜中からの
脱ガスが問題となるため、スパッタ法で形成できる絶縁
膜を用いることが好ましい。

【０１４８】本実施例では５０ｎｍ厚の酸化シリコン膜
をバッファ層１２０１として用いる。このバッファ層を
形成することで、第３層間絶縁膜１５９と遮蔽膜１６０
の密着性が向上する。実施例１のように酸化物１６１を
陽極酸化法によって形成する際、密着性が悪いと第３層
間絶縁膜と遮蔽膜との界面に潜り込むようにして陽極酸
化物が形成される不具合が発生する。しかしながら、図
１２（Ａ）の構造とすることでそのような不具合を防ぐ
ことができる。

【０１４９】また、図１２（Ｂ）の構造は、基本構造は
図１２（Ａ）と同様であるが、遮蔽膜１６０の下に自己
整合的にバッファ層１２０２を形成する例である。この
場合、遮蔽膜１６０をマスクとして自己整合的にバッフ
ァ層のエッチングを行うことで図１２（Ｂ）の構造を実
現できる。

【０１５０】エッチング工程は、遮蔽膜１６０を形成し
た直後に行っても良いし、酸化物１６１を形成した後で
行っても良い。但し、バッファ層１２０２の材料と酸化
物１６１の材料が同じエッチャントでエッチングされて
しまう場合は、酸化物１６１を形成する前にエッチング
工程を行うことが望ましい。

【０１５１】また、図１２（Ｂ）の構造とすることで第
３層間絶縁膜１５９にコンタクトホールを開けるときに
有利である。有機樹脂膜の上に酸化シリコン膜等が存在
すると、有機樹脂膜をエッチングする際に酸化シリコン
膜がひさし状に残ってしまう恐れがある。そのため、図
１２（Ｂ）の構造のように予めコンタクトホールを形成
する位置ではバッファ層を除去しておくことが好まし
い。

【０１５２】また、図１２（Ｃ）の構造は、遮蔽膜１６
０、酸化物１６１を形成した後で絶縁膜でなるスペーサ
ー１２０３a〜１２０３dを形成し、その後で画素電極１
２０４を形成する例を示す。スペーサー１２０３a〜１
２０３dの材料としては、有機樹脂膜が好ましく、特に
感光性を有するポリイミドやアクリルを用いることが好
ましい。

【０１５３】図１２（Ｃ）のような構造とすることで、
遮蔽膜１６０の端部（エッヂ部）をスペーサーで隠すこ
とになるので、遮蔽膜１６０の端部で遮蔽膜と画素電極
とが短絡するようなことを防ぐことができる。

【０１５４】なお、本実施例の構成は、実施例１の作製
工程において第３層間絶縁膜の形成〜画素電極の形成ま
でを変更しただけであり、その他の工程は実施例１と同
様の工程で良い。従って、実施例１に示したアクティブ
マトリクス型液晶表示装置に適用することも可能であ
る。また、実施例１〜３に示したいずれの構成とも自由
に組み合わせることが可能である。

【０１５５】［実施例５］画素部の各画素に設けられる
保持容量は画素電極に接続されていない方の電極（本発
明の場合は遮蔽膜）を固定電位としておくことで保持容
量を形成することができる。その場合、遮蔽膜をフロー
ティング状態（電気的に孤立した状態）かコモン電位
（データとして送られる画像信号の中間電位）に設定し
ておくことが望ましい。

【０１５６】そこで本実施例では遮蔽膜をコモン電位に
固定する場合の接続方法について図１３を用いて説明す
る。なお、基本構造は図４（Ｂ）で説明した画素部と同
様であるので、同一部位には同じ符号を用いて説明す
る。

【０１５７】図１３（Ａ）において、３０４は実施例１
と同様にして作製された画素ＴＦＴ（ｎチャネル型ＴＦ
Ｔ）であり、１６０は保持容量の一方の電極として機能
する遮蔽膜である。画素部の外側に延在した遮蔽膜１３
０１は第３層間絶縁膜１５９、パッシベーション膜１５
８に設けられたコンタクトホール１３０２を介してコモ
ン電位を与える電源供給線１３０３と接続している。こ
の電源供給線１３０３はソース配線またはドレイン配線
と同時に形成しておけば良い。

【０１５８】このように画素部の外側において、遮蔽膜
１３０１とコモン電位を与える電源供給線１３０３とを
電気的に接続することで、遮蔽膜１６０をコモン電位に
保持することができる。従って、この場合には遮蔽膜１
３０１を形成する前に第３層間絶縁膜１５９、パッシベ
ーション膜１５８をエッチングしてコンタクトホールを
形成しておく工程が必要となる。

【０１５９】次に、図１３（Ｂ）において、３０４は実
施例１と同様にして作製された画素ＴＦＴであり、１６
０は保持容量の一方の電極として機能する遮蔽膜であ
る。画素部の外側まで延在した遮蔽膜１３０４は、１３
０５で示される領域において導電膜１３０６と酸化物１
３０７を介して重なる。この導電膜１３０６は画素電極
１６２と同時に形成される。

【０１６０】そして、この導電膜１３０６は第３層間絶
縁膜１５９、パッシベーション膜１５８に設けられたコ
ンタクトホール１３０８を介してコモン電位を与える電
源供給線１３０９と接続している。この時、領域１３０
５では遮蔽膜１３０４、酸化物１３０７、導電膜１３０
６でなるコンデンサが形成される。このコンデンサの容
量が十分に大きい（１走査ライン分の全画素に接続され
た全保持容量の合計容量の１０倍程度）場合、領域１３
０５で形成された静電結合によって遮蔽膜１３０４及び
１６０の電位変動を低減することができる。

【０１６１】また、図１３（Ｂ）の構造を採用する場合
は、アクティブマトリクス型液晶表示装置の駆動方法と
してはソースライン反転駆動を採用することが好まし
い。ソースライン反転駆動ならば画素電極に印加される
電圧極性が１フレーム毎に反転するので、時間的に平均
化すれば遮蔽膜１６０に蓄積される電荷量は殆どゼロと
なる。即ち、非常に電位変動の小さい状態を維持できる
ので、安定した保持容量を形成することができる。

【０１６２】このように図１３（Ｂ）の構造を採用する
ことで、工程数を増やすことなく遮蔽膜をコモン電位に
保持することが可能となる。

【０１６３】なお、本実施例の構成は、実施例１の作製
工程を一部変更するだけで実現可能であり、その他の工
程は実施例１と同様の工程で良い。従って、実施例１に
示したアクティブマトリクス型液晶表示装置に適用する
ことも可能である。また、実施例１〜３に示したいずれ
の構成とも自由に組み合わせることが可能である。

【０１６４】［実施例６］実施例１では非晶質シリコン
膜を結晶化するために用いたニッケルをリンを用いてゲ
ッタリングする例を示したが、本実施例では他の元素を
用いて上記触媒元素をゲッタリングする場合について説
明する。

【０１６５】まず、実施例１の工程（図１（Ｂ）の工程
まで）に従って、結晶構造を有する半導体膜（本実施例
では結晶質シリコン膜）を得る。但し、本実施例では結
晶化に用いる触媒元素（ニッケルを例にとる）の導入濃
度を極力低いものとする。具体的には、非晶質シリコン
膜上に重量換算で０．５〜３ppmのニッケル含有層を形
成し、結晶化のための熱処理を行う。これにより形成さ
れた結晶質シリコン膜中に含まれるニッケル濃度は、１
×１０¹⁷〜１×１０¹⁹atoms/cm³（代表的には５×１０
¹⁷〜１×１０¹⁸atoms/cm³）となる。

【０１６６】そして、結晶質シリコン膜を形成したら、
マスク膜を除去した後にハロゲン元素を含む酸化性雰囲
気中で熱処理を行う。温度は８００〜１１５０℃（好ま
しくは９００〜１０００℃）とし、処理時間は１０分〜
４時間（好ましくは３０分〜２時間）とする。

【０１６７】本実施例では、酸素雰囲気中に対して３〜
１０体積％の塩化水素を含ませた雰囲気中において、９
５０℃３０分の熱処理を行う。この工程により結晶質シ
リコン膜中のニッケルは揮発性の塩化化合物（塩化ニッ
ケル）となって処理雰囲気中に離脱する。即ち、ハロゲ
ン元素のゲッタリング作用によってニッケルを除去する
ことが可能となる。但し、結晶質シリコン膜中に存在す
るニッケル濃度が高すぎると、ニッケルの偏析部で酸化
が異常に進行するという問題を生じる。そのため、結晶
化の段階で用いるニッケルの濃度を極力低くする必要が
ある。

【０１６８】こうして形成された結晶質シリコン膜中に
に残存するニッケルの濃度は、１×１０¹⁷atms/cm³以
下、好ましくは１×１０¹⁶atms/cm³となる。この後は、
実施例１に従って図１（Ｄ）以降の工程を実施すれば良
い。

【０１６９】なお、本実施例の構成は実施例１に適用す
ることも可能であるし、実施例１に示したアクティブマ
トリクス型液晶表示装置に適用することも可能である。
また、実施例２〜５のいずれの構成とも自由に組み合わ
せることが可能である。また、実施例１に示したリンに
よるゲッタリング工程と併用することも可能である。

【０１７０】［実施例７］本実施例では、ｎ型不純物領
域（ｃ）の形成方法に関して、実施例１と異なる工程を
用いる例を示す。説明には図１４を用いる。

【０１７１】まず、実施例１の工程に従って図３（Ｂ）
の状態を得る。次に、レジストマスク１３２〜１３４を
除去し、キャップ膜１４２を形成する。本実施例ではキ
ャップ膜１４２の膜厚を２０ｎｍとする。

【０１７２】次に、０．８〜１μmの厚さに半導体膜
（図示せず）を形成し、異方性エッチングを行うことに
よりサイドウォール１４０１a、１４０１bを形成する。
そして、この状態で図３（Ｃ）と同様にｎ型不純物元素
を添加し、ｎ型不純物領域（ｃ）１４０２a、１４０２b
を形成する。この時、サイドウォール１４０１a、１４
０１bもマスクとして機能するので、オフセット領域１
４０３a、１４０３bが形成される。

【０１７３】本実施例では、オフセット領域１４０３
a、１４０３bの長さ（幅）が、サイドウォール１４０１
a、１４０１bとキャップ膜１４２の膜厚によって決定さ
れる。特に、オフセット領域を１００〜２００ｎｍとい
ったように長めに形成したい場合に本実施例は有効であ
る。

【０１７４】実施例１ではキャップ膜１４２の膜厚（ゲ
ート配線の側壁に形成された部分の膜厚）によってオフ
セット領域の長さが決定されるが、１００〜２００ｎｍ
といった長さを実現するにはキャップ膜１４２の膜厚も
それに応じて厚くしなければならない。ところがｎ型不
純物領域（ｃ）はゲート絶縁膜とキャップ膜との積層膜
を通してｎ型不純物元素を添加するので、ゲート絶縁膜
の膜厚を極端に薄くしないと不純物添加工程のスループ
ットを大幅に低下させてしまう。

【０１７５】従って、本実施例のような構成とすると、
オフセット領域１４０３a、１４０３bの長さは実質的に
サイドウォール１４０１a、１４０１bで決まり、ゲート
絶縁膜の膜厚と無関係に決めることができる。なお、本
実施例ではサイドウォール１４０１a、１４０１bを形成
する際にエッチング選択比を確保する目的でキャップ膜
１４２を形成しているが、必要がなければ省略しても良
い。

【０１７６】なお、本実施例の構成は実施例１と組み合
わせることもできるし、実施例１に示したアクティブマ
トリクス型液晶表示装置に適用することもできる。ま
た、実施例２〜５のいずれの構成とも自由に組み合わせ
ることが可能である。

【０１７７】［実施例８］本実施例では、実施例１と異
なる工程でアクティブマトリクス基板を作製する場合の
例について説明する。

【０１７８】実施例１では、ｐ型不純物領域（ａ）の形
成工程及びｎ型不純物領域（ａ）の形成工程ともにゲー
ト絶縁膜を介したスルードーピングによって一導電型を
付与する不純物元素を添加している。しかし、これらの
不純物領域を形成する際はゲート絶縁膜を除去して活性
層を露出させた状態で行っても良い。

【０１７９】この場合、実施例１の工程に従って図２
（Ｅ）の工程まで進めたら、ゲート配線１２５〜１２８
をマスクとして自己整合的にゲート絶縁膜をエッチング
し、活性層１１１〜１１４の一部を露出させる。なお、
このとき、ゲート配線の形成時に用いたレジストマスク
（図示せず）をそのまま残してマスクとすればゲート配
線にダメージを与えることなくエッチング工程を行うこ
とができる。

【０１８０】この後は、実施例１と同様にｐ型不純物領
域（ａ）及びｎ型不純物領域（ａ）を順次形成していけ
ば良い。但し、不純物元素の添加条件は実施例１と異な
り、ゲート絶縁膜を通す必要がないので加速電圧を低く
設定する。添加条件に関してはｐ型不純物領域（ａ）及
びｎ型不純物領域（ａ）に含まれる不純物濃度が実現さ
れるように実施者が最適な条件を選択すれば良い。

【０１８１】本実施例の作製工程を採用した場合、実施
例１の図３（Ｃ）に相当する工程は図１５（Ａ）に示す
ようになる。図１５（Ａ）において、１５０１〜１５０
５はゲート配線をマスクとして自己整合的に形成された
ゲート絶縁膜であり、ゲート配線を覆ってキャップ膜１
５０６が形成される。そして、この状態で図３（ｃ）と
同様にｎ型不純物元素を添加し、ｎ型不純物領域（ｃ）
１５０７〜１５１０を形成する。このとき、チャネル形
成領域１５１１、１５１２とｎ型不純物領域（ｃ）１５
０７〜１５１０との間にはキャップ膜１５０６の膜厚に
ほぼ相当する長さのオフセット領域（図示せず）が形成
される。

【０１８２】また、場合によっては図１５（Ｂ）に示す
ように、キャップ膜１５０６の上にさらに第２キャップ
膜１５１３を積層して、その積層膜を通してｎ型不純物
元素を添加しても良い。これにより形成されたｎ型不純
物領域（ｃ）１５１４〜１５１７とチャネル形成領域１
５１８、１５１９との間にはキャップ膜１５０６及び第
２キャップ膜１５１３の合計膜厚にほぼ相当する長さの
オフセット領域（図示せず）が形成される。

【０１８３】図１５（Ｂ）の構成では、第２キャップ膜
１５１３の膜厚を調節することでオフセット領域の長さ
を自由に調節することができる。第２キャップ膜１５１
３は珪素を含む絶縁膜（好ましくは窒化酸化シリコン
膜）を用い、膜厚は３０〜２００ｎｍ（好ましくは５０
〜１５０ｎｍ）とすれば良い。

【０１８４】本実施例ではキャップ膜（第１キャップ
膜）１５０６として窒化シリコン膜を用いているが、窒
化シリコン膜は厚くつけると応力が強くなって膜はがれ
等の不具合を生じる恐れがある。従って、ゲート配線の
酸化防止膜としてある程度の膜厚では形成しておきたい
が、膜厚が薄いと有効なオフセット領域が形成できない
場合がある。そのような時に図１５（Ｂ）に示した構成
は有効である。

【０１８５】なお、本実施例の構成は実施例１を変形す
れば実現可能であり、実施例１に示したアクティブマト
リクス型液晶表示装置に適用することもできる。また、
実施例２〜７のいずれの構成とも自由に組み合わせるこ
とが可能である。

【０１８６】［実施例９］本実施例では、実施例１と異
なる工程でアクティブマトリクス基板を作製する場合の
例について図１６を用いて説明する。

【０１８７】まず、実施例１の工程に従って図２（Ｅ）
の工程まで行う。次に、ゲート絶縁膜と同一材料でなる
キャップ膜（本実施例では窒化酸化シリコン膜）１６０
１を３０ｎｍの厚さに形成する。そして、図３（Ｃ）と
同様の条件でＮ型不純物元素の添加工程を行い、ｎ型不
純物領域（ｃ）１６０２〜１６０３を形成する。（図１
６（Ａ））

【０１８８】次に、ゲート配線をマスクとして自己整合
的にゲート絶縁膜をエッチングし、ゲート配線の直下に
ゲート絶縁膜１６０５〜１６０９を形成する。次にレジ
ストマスク１６１０を形成し、図３（Ａ）と同様にｐ型
不純物元素の添加工程を行って、ｐ型不純物領域（ａ）
１６１１、１６１２を形成する。（図１６（Ｂ））

【０１８９】次に、レジストマスク１６１０を除去し、
新たにレジストマスク１６１３〜１６１６を形成する。
そして、図３（Ｂ）と同様にｎ型不純物元素の添加工程
を行って、ｎ型不純物領域（ａ）１６１７〜１６２３を
形成する。（図１６（Ｃ））

【０１９０】次にレジストマスク１６１３〜１６１６を
除去し、第１層間絶縁膜１６２４を形成する。本実施例
では５０ｎｍ厚の窒化シリコン膜と２００ｎｍ厚の窒化
酸化シリコン膜との積層膜を用いるが、多層構造に限ら
ず珪素を含む絶縁膜でなる単層構造を用いることも可能
である。

【０１９１】次に、第１層間絶縁膜１６２４を形成した
後で添加された不純物元素の活性化工程を行う。本実施
例では８００℃１時間のファーネスアニールによって活
性化を行う。（図１６（Ｄ））

【０１９２】以上のような作製工程に従って、アクティ
ブマトリクス基板を作製し、公知のセル組み工程を行っ
てアクティブマトリクス型液晶表示装置を作製すること
ができる。なお、実施例１に示したアクティブマトリク
ス基板（図４（Ｂ））と構造的に異なる点はゲート絶縁
膜と第１層間絶縁膜の構成のみであり、駆動回路及び画
素部の機能は実施例１と変わらないものが得られる。

【０１９３】なお、本実施例の構成は実施例１の該当部
分を変更すれば実現可能であり、実施例１に示したアク
ティブマトリクス型液晶表示装置と同等のアクティブマ
トリクス型液晶表示装置を作製することも可能である。
また、実施例２〜８のいずれの構成とも自由に組み合わ
せることが可能である。

【０１９４】［実施例１０］実施例１に示した作製工程
においては、ｎチャネル型ＴＦＴとなる領域のみにチャ
ネルドープ工程を行ってしきい値電圧を制御する例を示
しているが、ｎチャネル型ＴＦＴやｐチャネル型ＴＦＴ
の区別なしに全面にチャネルドープ工程を行うことも可
能である。その場合、作製工程のフォトマスク数が減る
ので工程のスループットおよび歩留まりの向上が図れ
る。

【０１９５】また、場合によっては全面にチャネルドー
プ工程を施して、ｎチャネル型ＴＦＴまたはｐチャネル
型ＴＦＴのどちらか一方に、全面に添加した不純物元素
と逆の導電型を付与する不純物元素を添加する場合もあ
りうる。

【０１９６】なお、本実施例の構成は、実施例２〜９に
示したいずれの構成とも自由に組み合わせることが可能
である。

【０１９７】［実施例１１］実施例１に示した作製工程
例では、ｎチャネル型ＴＦＴのゲート配線を形成する前
に、前もって後にＬov領域として機能するｎ型不純物領
域（ｂ）を形成することが前提となっている。そして、
ｐ型不純物領域（ａ）、ｎ型不純物領域（ｃ）はともに
自己整合的に形成されることが特徴となっている。

【０１９８】しかしながら、本発明の効果を得るために
は最終的な構造が図４（Ｂ）のような構造となっていれ
ば良く、そこに至るプロセスに限定されるものではな
い。従って、不純物領域の形成順序は実施者が適宜変更
して構わない。また、場合によってはｐ型不純物領域
（ａ）やｎ型不純物領域（ｃ）を、レジストマスクを用
いて形成することも可能である。即ち、最終的に図４
（Ｂ）に示したように、各回路に応じて異なる構成の活
性層を有するＴＦＴが形成されるのであれば、あらゆる
組み合わせの工程順序を採用しても構わない。

【０１９９】［実施例１２］本実施例では、本発明をシ
リコン基板上に作製した半導体装置に適用した場合につ
いて説明する。典型的には、画素電極として反射率の高
い金属膜を用いた反射型液晶表示装置に適用できる。

【０２００】本実施例は、実施例１においてシリコン基
板（シリコンウェハ）に直接的にｎ型またはｐ型不純物
元素を添加してＬＤＤ領域、ソース領域またはドレイン
領域といった不純物領域を形成する。その際、各不純物
領域の形成順序やゲート絶縁膜の形成順序は問わない。

【０２０１】なお、本実施例の構成は実施例１〜１１の
いずれの構成とも自由に組み合わせることが可能であ
る。但し、活性層となる半導体層は単結晶シリコン基板
と決まっているので、結晶化工程以外での組み合わせと
なる。

【０２０２】［実施例１３］実施例１では、Ｌov領域や
Ｌoff領域をｎチャネル型ＴＦＴのみに配置し、その位
置を回路仕様に応じて使い分けることを前提に説明を行
ったが、ＴＦＴサイズが小さくなる（チャネル長が短く
なる）と、ｐチャネル型ＴＦＴに対しても同様のことが
言えるようになる。

【０２０３】即ち、チャネル長が２μm以下となると短
チャネル効果が顕在化するようになるため、場合によっ
てはｐチャネル型ＴＦＴにもＬov領域を配置する必要性
が出てくる。このように、本発明においてｐチャネル型
ＴＦＴは実施例１、４〜３１に示した構造に限定される
ものではなく、ｎチャネル型ＴＦＴと同一構造であって
も構わない。

【０２０４】なお、本実施例を実施する場合は、実施例
１の構成においてｎ型不純物領域（ｂ）の形成と同じよ
うに、ｐ型不純物元素が２×１０¹⁶〜５×１０¹⁹atoms/
cm³で含まれる不純物領域を形成しておけば良い。ま
た、本実施例の構成は実施例２〜１３のいずれの構成と
も自由に組み合わせることが可能である。

【０２０５】［実施例１４］本発明は従来のＭＯＳＦＥ
Ｔ上に層間絶縁膜を形成し、その上にＴＦＴを形成する
際に用いることも可能である。即ち、三次元構造の半導
体装置を実現することも可能である。また、基板として
ＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商
標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）な
どのＳＯＩ基板を用いることも可能である。

【０２０６】なお、本実施例の構成は、実施例１〜１２
のいずれの構成とも自由に組み合わせることが可能であ
る。

【０２０７】［実施例１５］本発明によって作製された
液晶表示装置は様々な液晶材料を用いることが可能であ
る。そのような材料として、ＴＮ液晶、ＰＤＬＣ（ポリ
マー分散型液晶）、ＦＬＣ（強誘電性液晶）、ＡＦＬＣ
（反強誘性電液晶）、またはＦＬＣとＡＦＬＣの混合物
（反強誘電性混合液晶）が挙げられる。

【０２０８】例えば、「H.Furue et al.;Charakteristi
cs and Drivng Scheme of Polymer-Stabilized Monosta
ble FLCD Exhibiting Fast Response Time and High Co
ntrast Ratio with Gray-Scale Capability,SID,199
8」、「T.Yoshida et al.;A Full-Color Thresholdless
Antiferroelectric LCD Exhibiting Wide Viewing Ang
le with Fast Response Time,841,SID97DIGEST,199
7」、「S.Inui et al.;Thresholdless antiferroelectr
icity in liquid crystals and its application to di
splays,671-673,J.Mater.Chem.6(4),1996」、または米
国特許第5,594,569号に開示された材料を用いることが
できる。

【０２０９】特に、電場に対して透過率が連続的に変化
する電気光学応答特性を示す無しきい値反強誘電性混合
液晶（Thresholdless Antiferroelectric LCD：ＴＬ−
ＡＦＬＣと略記する）にはＶ字型（またはＵ字型）の電
気光学応答特性を示すものがあり、その駆動電圧が約±
２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出
されている。そのため、画素部用の電源電圧が５〜８Ｖ
程度で済む場合があり、駆動回路と画素部を同じ電源電
圧で動作させる可能性が示唆されている。即ち、液晶表
示装置全体の低消費電力化を図ることができる。

【０２１０】また、強誘電性液晶や反強誘電性液晶はＴ
Ｎ液晶に比べて応答速度が速いという利点をもつ。本発
明で用いるようなＴＦＴは非常に動作速度の速いＴＦＴ
を実現しうるため、強誘電性液晶や反強誘電性液晶の応
答速度の速さを十分に生かした画像応答速度の速い液晶
表示装置を実現することが可能である。

【０２１１】また、一般に、無しきい値反強誘電性混合
液晶は自発分極が大きく、液晶自体の誘電率が高い。こ
のため、無しきい値反強誘電性混合液晶を液晶表示装置
に用いる場合には、画素に比較的大きな保持容量が必要
となってくる。よって、自発分極が小さな無しきい値反
強誘電性混合液晶を用いるのが好ましい。そういった意
味で実施例１の図３（Ｃ）で示した保持容量は小さい面
積で大きな容量を蓄積することができるので好ましい。

【０２１２】なお、本実施例の液晶表示装置をパーソナ
ルコンピュータ等の電子機器の表示ディスプレイとして
用いることが有効であることは言うまでもない。

【０２１３】また、本実施例の構成は、実施例１〜１４
のいずれの構成とも自由に組み合わせることが可能であ
る。

【０２１４】［実施例１６］本願発明はアクティブマト
リクス型ＥＬ（エレクトロルミネッセンス）ディスプレ
イ（アクティブマトリクス型ＥＬ表示装置ともいう）に
適用することも可能である。その例を図１７に示す。

【０２１５】図１７は本実施例のアクティブマトリクス
型ＥＬディスプレイの回路図である。８１は表示領域を
表しており、その周辺にはＸ方向（ソース側）駆動回路
８２、Ｙ方向（ゲート側）駆動回路８３が設けられてい
る。また、表示領域８１の各画素は、スイッチング用Ｔ
ＦＴ８４、コンデンサ８５、電流制御用ＴＦＴ８６、Ｅ
Ｌ素子８７を有し、スイッチング用ＴＦＴ８４にＸ方向
信号線（ソース信号線）８８a（または８８b）、Ｙ方向
信号線（ゲート信号線）８９a（または８９b、８９c）
が接続される。また、電流制御用ＴＦＴ８６には、電源
線９０a、９０bが接続される。

【０２１６】本実施例のアクティブマトリクス型ＥＬデ
ィスプレイでは、Ｘ方向制御回路８２及びＹ方向制御回
路８３を図４（Ｂ）のｐチャネル型ＴＦＴ３０１並びに
ｎチャネル型ＴＦＴ３０２もしくは３０３を組み合わせ
て形成する。また、スイッチング用ＴＦＴ８４には図４
（Ｂ）のｎチャネル型ＴＦＴ３０４を用い、電流制御用
ＴＦＴ８６には図４（Ｂ）のｐチャネル型ＴＦＴ３０１
を用いる。勿論、ＴＦＴの組み合わせはこれに限定する
必要はない。

【０２１７】なお、本実施例のアクティブマトリクス型
ＥＬディスプレイに対して、実施例１〜１３のいずれの
構成を組み合わせても良い。

【０２１８】［実施例１７］本実施例では、本願発明を
用いてＥＬ（エレクトロルミネセンス）表示装置を作製
した例について説明する。なお、図１８（Ａ）は本願発
明のＥＬ表示装置の上面図であり、図１８（Ｂ）はその
断面図である。

【０２１９】図１８（Ａ）において、４００１は基板、
４００２は画素部、４００３はソース側駆動回路、４０
０４はゲート側駆動回路であり、それぞれの駆動回路は
配線４００５を経てＦＰＣ（フレキシブルプリントサー
キット）４００６に至り、外部機器へと接続される。

【０２２０】このとき、画素部４００２、ソース側駆動
回路４００３及びゲート側駆動回路４００４を囲むよう
にして第１シール材４１０１、カバー材４１０２、充填
材４１０３及び第２シール材４１０４が設けられてい
る。

【０２２１】また、図１８（Ｂ）は図１８（Ａ）をＡ−
Ａ’で切断した断面図に相当し、基板４００１の上にソ
ース側駆動回路４００３に含まれる駆動ＴＦＴ（但し、
ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図
示している。）４２０１及び画素部４００２に含まれる
電流制御用ＴＦＴ（ＥＬ素子への電流を制御するＴＦ
Ｔ）４２０２が形成されている。

【０２２２】本実施例では、駆動ＴＦＴ４２０１には図
４（Ｂ）のｐチャネル型ＴＦＴ３０１とｎチャネル型Ｔ
ＦＴ３０２と同じ構造のＴＦＴが用いられ、電流制御用
ＴＦＴ４２０２には図４（Ｂ）のｐチャネル型ＴＦＴ３
０１と同じ構造のＴＦＴが用いられる。また、画素部４
００２には電流制御用ＴＦＴ４２０２のゲートに接続さ
れた保持容量（図示せず）が設けられる。

【０２２３】駆動ＴＦＴ４２０１及び画素ＴＦＴ４２０
２の上には樹脂材料でなる層間絶縁膜（平坦化膜）４３
０１が形成され、その上に画素ＴＦＴ４２０２のドレイ
ンと電気的に接続する画素電極（陽極）４３０２が形成
される。画素電極４３０２としては仕事関数の大きい透
明導電膜が用いられる。透明導電膜としては、酸化イン
ジウムと酸化スズとの化合物または酸化インジウムと酸
化亜鉛との化合物を用いることができる。

【０２２４】そして、画素電極４３０２の上には絶縁膜
４３０３が形成され、絶縁膜４３０３は画素電極４３０
２の上に開口部が形成されている。この開口部におい
て、画素電極４３０２の上にはＥＬ（エレクトロルミネ
ッセンス）層４３０４が形成される。ＥＬ層４３０４は
公知の有機ＥＬ材料または無機ＥＬ材料を用いることが
できる。また、有機ＥＬ材料には低分子系（モノマー
系）材料と高分子系（ポリマー系）材料があるがどちら
を用いても良い。

【０２２５】ＥＬ層４３０４の形成方法は公知の蒸着技
術もしくは塗布法技術を用いれば良い。また、ＥＬ層の
構造は正孔注入層、正孔輸送層、発光層、電子輸送層ま
たは電子注入層を自由に組み合わせて積層構造または単
層構造とすれば良い。

【０２２６】ＥＬ層４３０４の上には遮光性を有する導
電膜（代表的にはアルミニウム、銅もしくは銀を主成分
とする導電膜またはそれらと他の導電膜との積層膜）か
らなる陰極４３０５が形成される。また、陰極４３０５
とＥＬ層４３０４の界面に存在する水分や酸素は極力排
除しておくことが望ましい。従って、真空中で両者を連
続成膜するか、ＥＬ層４３０４を窒素または希ガス雰囲
気で形成し、酸素や水分に触れさせないまま陰極４３０
５を形成するといった工夫が必要である。本実施例では
マルチチャンバー方式（クラスターツール方式）の成膜
装置を用いることで上述のような成膜を可能とする。

【０２２７】そして陰極４３０５は４３０６で示される
領域において配線４００５に電気的に接続される。配線
４００５は陰極４３０５に所定の電圧を与えるための配
線であり、異方導電性フィルム４３０７を介してＦＰＣ
４００６に電気的に接続される。

【０２２８】以上のようにして、画素電極（陽極）４３
０２、ＥＬ層４３０４及び陰極４３０５からなるＥＬ素
子が形成される。このＥＬ素子は、第１シール材４１０
１及び第１シール材４１０１によって基板４００１に貼
り合わされたカバー材４１０２で囲まれ、充填材４１０
３により封入されている。

【０２２９】カバー材４１０２としては、ガラス板、金
属板（代表的にはステンレス板）、セラミックス板、Ｆ
ＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ
Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライ
ド）フィルム、マイラーフィルム、ポリエステルフィル
ムまたはアクリルフィルムを用いることができる。ま
た、アルミニウムホイルをＰＶＦフィルムやマイラーフ
ィルムで挟んだ構造のシートを用いることもできる。

【０２３０】但し、ＥＬ素子からの光の放射方向がカバ
ー材側に向かう場合にはカバー材は透明でなければなら
ない。その場合には、ガラス板、プラスチック板、ポリ
エステルフィルムまたはアクリルフィルムのような透明
物質を用いる。

【０２３１】また、充填材４１０３としては紫外線硬化
樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポ
リビニルクロライド）、アクリル、ポリイミド、エポキ
シ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラ
ル）またはＥＶＡ（エチレンビニルアセテート）を用い
ることができる。この充填材４１０３の内部に吸湿性物
質（好ましくは酸化バリウム）を設けておくとＥＬ素子
の劣化を抑制できる。

【０２３２】また、充填材４１０３の中にスペーサを含
有させてもよい。このとき、スペーサを酸化バリウムで
形成すればスペーサ自体に吸湿性をもたせることが可能
である。また、スペーサを設けた場合、スペーサからの
圧力を緩和するバッファ層として陰極４３０５上に樹脂
膜を設けることも有効である。

【０２３３】また、配線４００５は異方導電性フィルム
４３０７を介してＦＰＣ４００６に電気的に接続され
る。配線４００５は画素部４００２、ソース側駆動回路
４００３及びゲート側駆動回路４００４に送られる信号
をＦＰＣ４００６に伝え、ＦＰＣ４００６により外部機
器と電気的に接続される。

【０２３４】また、本実施例では第１シール材４１０１
の露呈部及びＦＰＣ４００６の一部を覆うように第２シ
ール材４１０４を設け、ＥＬ素子を徹底的に外気から遮
断する構造となっている。こうして図１８（Ｂ）の断面
構造を有するＥＬ表示装置となる。なお、本実施例のＥ
Ｌ表示装置は実施例１、３、６〜１１、１３、１４のい
ずれの構成を組み合わせて作製しても構わない。

【０２３５】ここで画素部のさらに詳細な断面構造を図
１９に、上面構造を図２０（Ａ）に、回路図を図２０
（Ｂ）に示す。図１９、図２０（Ａ）及び図２０（Ｂ）
では共通の符号を用いるので互いに参照すれば良い。

【０２３６】図１９において、基板４４０１上に設けら
れたスイッチング用ＴＦＴ４４０２は図４（Ｂ）のｎチ
ャネル型ＴＦＴ３０４を用いて形成される。従って、構
造の説明はｎチャネル型ＴＦＴ３０４の説明を参照すれ
ば良い。また、４４０３で示される配線は、スイッチン
グ用ＴＦＴ４４０２のゲート電極４４０４a、４４０４b
を電気的に接続するゲート配線である。

【０２３７】なお、本実施例ではチャネル形成領域が二
つ形成されるダブルゲート構造としているが、チャネル
形成領域が一つ形成されるシングルゲート構造もしくは
三つ形成されるトリプルゲート構造であっても良い。

【０２３８】また、スイッチング用ＴＦＴ４４０２のド
レイン配線４４０５は電流制御用ＴＦＴ４４０６のゲー
ト電極４４０７に電気的に接続されている。なお、電流
制御用ＴＦＴ４４０６は図４（Ｂ）のｐチャネル型ＴＦ
Ｔ３０１を用いて形成される。従って、構造の説明はｐ
チャネル型ＴＦＴ３０１の説明を参照すれば良い。な
お、本実施例ではシングルゲート構造としているが、ダ
ブルゲート構造もしくはトリプルゲート構造であっても
良い。

【０２３９】スイッチング用ＴＦＴ４４０２及び電流制
御用ＴＦＴ４４０６の上には第１パッシベーション膜４
４０８が設けられ、その上に樹脂からなる平坦化膜４４
０９が形成される。平坦化膜４４０９を用いてＴＦＴに
よる段差を平坦化することは非常に重要である。後に形
成されるＥＬ層は非常に薄いため、段差が存在すること
によって発光不良を起こす場合がある。従って、ＥＬ層
をできるだけ平坦面に形成しうるように画素電極を形成
する前に平坦化しておくことが望ましい。

【０２４０】また、４４１０は透明導電膜からなる画素
電極（ＥＬ素子の陽極）であり、電流制御用ＴＦＴ４４
０６のドレイン配線４４１１に電気的に接続される。画
素電極４４１０としては酸化インジウムと酸化スズとの
化合物もしくは酸化インジウムと酸化亜鉛との化合物か
らなる導電膜を用いることができる。

【０２４１】画素電極４４１０の上にはＥＬ層４４１２
が形成される。なお、図１９では一画素しか図示してい
ないが、本実施例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の
各色に対応したＥＬ層を作り分けている。また、本実施
例では蒸着法により低分子系有機ＥＬ材料を形成してい
る。具体的には、正孔注入層として２０ｎｍ厚の銅フタ
ロシアニン（ＣｕＰｃ）膜を設け、その上に発光層とし
て７０ｎｍ厚のトリス−８−キノリノラトアルミニウム
錯体（Ａｌｑ₃）膜を設けた積層構造としている。Ａｌ
ｑ₃にキナクリドン、ペリレンもしくはＤＣＭ１といっ
た蛍光色素を添加することで発光色を制御することがで
きる。

【０２４２】但し、以上の例はＥＬ層として用いること
のできる有機ＥＬ材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせてＥＬ層（発光及びそのための
キャリアの移動を行わせるための層）を形成すれば良
い。例えば、本実施例では低分子系有機ＥＬ材料をＥＬ
層として用いる例を示したが、高分子系有機ＥＬ材料を
用いても良い。また、電荷輸送層や電荷注入層として炭
化珪素等の無機材料を用いることも可能である。これら
の有機ＥＬ材料や無機材料は公知の材料を用いることが
できる。

【０２４３】次に、ＥＬ層４４１２の上には遮光性の導
電膜からなる陰極４４１３が設けられる。本実施例の場
合、遮光性の導電膜としてアルミニウムとリチウムとの
合金膜を用いる。勿論、公知のＭｇＡｇ膜（マグネシウ
ムと銀との合金膜）を用いても良い。陰極材料として
は、周期表の１族もしくは２族に属する元素からなる導
電膜もしくはそれらの元素を添加した導電膜を用いれば
良い。

【０２４４】この陰極４４１３まで形成された時点でＥ
Ｌ素子４４１４が完成する。なお、ここでいうＥＬ素子
４４１４は、画素電極（陽極）４４１０、ＥＬ層４４１
２及び陰極４４１３で形成されたコンデンサを指す。

【０２４５】次に、本実施例における画素の上面構造を
図２０（Ａ）を用いて説明する。スイッチング用ＴＦＴ
４４０２のソースはソース配線４４１５に接続され、ド
レインはドレイン配線４４０５に接続される。また、ド
レイン配線４４０５は電流制御用ＴＦＴ４４０６のゲー
ト電極４４０７に電気的に接続される。また、電流制御
用ＴＦＴ４４０６のソースは電流供給線４４１６に電気
的に接続され、ドレインはドレイン配線４４１７に電気
的に接続される。また、ドレイン配線４４１７は点線で
示される画素電極（陽極）４４１８に電気的に接続され
る。

【０２４６】このとき、４４１９で示される領域には保
持容量が形成される。保持容量４４１９は、電流供給線
４４１６と電気的に接続された半導体膜４４２０、ゲー
ト絶縁膜と同一層の絶縁膜（図示せず）及びゲート電極
４４０７との間で形成される。また、ゲート電極４４０
７、第１層間絶縁膜と同一の層（図示せず）及び電流供
給線４４１６で形成される容量も保持容量として用いる
ことが可能である。

【０２４７】なお、本実施例のＥＬ表示装置を作製する
にあたって、実施例１、３、６〜１１、１３、１４の構
成を自由に組み合わせても良い。

【０２４８】［実施例１８］本実施例では、実施例１７
とは異なる画素構造を有したＥＬ表示装置について説明
する。説明には図２１を用いる。なお、図１９と同一の
符号が付してある部分については実施例１７の説明を参
照すれば良い。

【０２４９】図２１では電流制御用ＴＦＴ４５０１とし
て図４（Ｂ）のｎチャネル型ＴＦＴ３０２と同一構造の
ＴＦＴを用いる。勿論、電流制御用ＴＦＴ４５０１のゲ
ート電極４５０２はスイッチング用ＴＦＴ４４０２のド
レイン配線４４０５に接続されている。また、電流制御
用ＴＦＴ４５０１のドレイン配線４５０３は画素電極４
５０４に電気的に接続されている。

【０２５０】本実施例では、画素電極４５０４がＥＬ素
子の陰極として機能し、遮光性の導電膜を用いて形成す
る。具体的には、アルミニウムとリチウムとの合金膜を
用いるが、周期表の１族もしくは２族に属する元素から
なる導電膜もしくはそれらの元素を添加した導電膜を用
いれば良い。

【０２５１】画素電極４５０４の上にはＥＬ層４５０５
が形成される。なお、図２１では一画素しか図示してい
ないが、本実施例ではＧ（緑）に対応したＥＬ層を蒸着
法及び塗布法（好ましくはスピンコーティング法）によ
り形成している。具体的には、電子注入層として２０ｎ
ｍ厚のフッ化リチウム（ＬｉＦ）膜を設け、その上に発
光層として７０ｎｍ厚のＰＰＶ（ポリパラフェニレンビ
ニレン）膜を設けた積層構造としている。

【０２５２】次に、ＥＬ層４５０５の上には透明導電膜
からなる陽極４５０６が設けられる。本実施例の場合、
透明導電膜として酸化インジウムと酸化スズとの化合物
もしくは酸化インジウムと酸化亜鉛との化合物からなる
導電膜を用いる。

【０２５３】この陽極４５０６まで形成された時点でＥ
Ｌ素子４５０７が完成する。なお、ここでいうＥＬ素子
４５０７は、画素電極（陰極）４５０４、ＥＬ層４５０
５及び陰極４５０６で形成されたコンデンサを指す。

【０２５４】このとき、電流制御用ＴＦＴ４５０１が本
願発明の構造であることは非常に重要な意味を持つ。電
流制御用ＴＦＴ４５０１はＥＬ素子４５０７を流れる電
流量を制御するための素子であるため、多くの電流が流
れ、熱による劣化やホットキャリアによる劣化の危険性
が高い素子でもある。そのため、電流制御用ＴＦＴ４５
０１のドレイン側に、ゲート絶縁膜４５０８を介してゲ
ート電極４５０２に重なるようにＬＤＤ領域４５０９を
設ける本願発明の構造は極めて有効である。

【０２５５】また、本実施例の電流制御用ＴＦＴ４５０
１はゲート電極４５０２とＬＤＤ領域４５０９との間に
ゲート容量と呼ばれる寄生容量を形成する。このゲート
容量を調節することで図２０（Ａ）、（Ｂ）に示した保
持容量４４１８と同等の機能を持たせることも可能であ
る。特に、ＥＬ表示装置をデジタル駆動方式で動作させ
る場合においては、保持容量のキャパシタンスがアナロ
グ駆動方式で動作させる場合よりも小さくて済むため、
ゲート容量で保持容量を代用しうる。

【０２５６】なお、本実施例のＥＬ表示装置を作製する
にあたって、実施例１、３、６〜１１、１３、１４の構
成を自由に組み合わせても良い。

【０２５７】［実施例１９］本実施例では、実施例１７
もしくは実施例１８に示したＥＬ表示装置の画素部に用
いることができる画素構造の例を図２２（Ａ）〜（Ｃ）
に示す。なお、本実施例において、４６０１はスイッチ
ング用ＴＦＴ４６０２のソース配線、４６０３はスイッ
チング用ＴＦＴ４６０２のゲート配線、４６０４は電流
制御用ＴＦＴ、４６０５はコンデンサ、４６０６、４６
０８は電流供給線、４６０７はＥＬ素子とする。

【０２５８】図２２（Ａ）は、二つの画素間で電流供給
線４６０６を共通とした場合の例である。即ち、二つの
画素が電流供給線４６０６を中心に線対称となるように
形成されている点に特徴がある。この場合、電源供給線
の本数を減らすことができるため、画素部をさらに高精
細化することができる。

【０２５９】また、図２２（Ｂ）は、電流供給線４６０
８をゲート配線４６０３と平行に設けた場合の例であ
る。なお、図２２（Ｂ）では電流供給線４６０８とゲー
ト配線４６０３とが重ならないように設けた構造となっ
ているが、両者が異なる層に形成される配線であれば、
絶縁膜を介して重なるように設けることもできる。この
場合、電源供給線４６０８とゲート配線４６０３とで専
有面積を共有させることができるため、画素部をさらに
高精細化することができる。

【０２６０】また、図２２（Ｃ）は、図２２（Ｂ）の構
造と同様に電流供給線４６０８をゲート配線４６０３と
平行に設け、さらに、二つの画素を電流供給線４６０８
を中心に線対称となるように形成する点に特徴がある。
また、電流供給線４６０８をゲート配線４６０３のいず
れか一方と重なるように設けることも有効である。この
場合、電源供給線の本数を減らすことができるため、画
素部をさらに高精細化することができる。

【０２６１】〔実施例２０〕本願発明の電気光学装置や
半導体回路は電気器具の表示部や信号処理回路として用
いることができる。そのような電気器具としては、ビデ
オカメラ、デジタルカメラ、プロジェクター、プロジェ
クションＴＶ、ゴーグル型ディスプレイ（ヘッドマウン
トディスプレイ）、ナビゲーションシステム、音響再生
装置、ノート型パーソナルコンピュータ、ゲーム機器、
携帯情報端末（モバイルコンピュータ、携帯電話、携帯
型ゲーム機または電子書籍等）、記録媒体を備えた画像
再生装置などが挙げられる。それら電気器具の具体例を
図２３〜２５に示す。

【０２６２】図２３（Ａ）は携帯電話であり、本体２０
０１、音声出力部２００２、音声入力部２００３、表示
部２００４、操作スイッチ２００５、アンテナ２００６
で構成される。本願発明の電気光学装置は表示部２００
４に、本願発明の半導体回路は音声出力部２００２、音
声入力部２００３またはＣＰＵやメモリ等に用いること
ができる。

【０２６３】図２３（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６で構成される。本願発明の電気光学装置は表示部２１
０２に、本願発明の半導体回路は音声入力部２１０３ま
たはＣＰＵやメモリ等に用いることができる。

【０２６４】図２３（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５で構成される。本願発明の電気光学装置は
表示部２２０５に、本願発明の半導体回路はＣＰＵやメ
モリ等に用いることができる。

【０２６５】図２３（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示部２３０２、アーム部２３０
３で構成される。本願発明の電気光学装置は表示部２３
０２に、本願発明の半導体回路はＣＰＵやメモリ等に用
いることができる。

【０２６６】図２３（Ｅ）はリアプロジェクター（プロ
ジェクションＴＶ）であり、本体２４０１、光源２４０
２、液晶表示装置２４０３、偏光ビームスプリッタ２４
０４、リフレクター２４０５、２４０６、スクリーン２
４０７で構成される。本発明は液晶表示装置２４０３に
用いることができ、本願発明の半導体回路はＣＰＵやメ
モリ等に用いることができる。

【０２６７】図２３（Ｆ）はフロントプロジェクターで
あり、本体２５０１、光源２５０２、液晶表示装置２５
０３、光学系２５０４、スクリーン２５０５で構成され
る。本発明は液晶表示装置２５０３に用いることがで
き、本願発明の半導体回路はＣＰＵやメモリ等に用いる
ことができる。

【０２６８】図２４（Ａ）はパーソナルコンピュータで
あり、本体２６０１、映像入力部２６０２、表示部２６
０３、キーボード２６０４等を含む。本願発明の電気光
学装置は表示部２６０３に、本願発明の半導体回路はＣ
ＰＵやメモリ等に用いることができる。

【０２６９】図２４（Ｂ）は電子遊戯機器（ゲーム機
器）であり、本体２７０１、記録媒体２７０２、表示部
２７０３及びコントローラー２７０４を含む。この電子
遊技機器から出力された音声や映像は筐体２７０５及び
表示部２７０６を含む表示ディスプレイにて再生され
る。コントローラー２７０４と本体２７０１との間の通
信手段または電子遊技機器と表示ディスプレイとの間の
通信手段は、有線通信、無線通信もしくは光通信が使え
る。本実施例では赤外線をセンサ部２７０７、２７０８
で検知する構成となっている。本願発明の電気光学装置
は表示部２７０３、２７０６に、本願発明の半導体回路
はＣＰＵやメモリ等に用いることができる。

【０２７０】図２４（Ｃ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤー（画
像再生装置）であり、本体２８０１、表示部２８０２、
スピーカ部２８０３、記録媒体２８０４及び操作スイッ
チ２８０５を含む。なお、この画像再生装置は記録媒体
としてＤＶＤ（ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤ
ｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲーム
やインターネットを行うことができる。本願発明の電気
光学装置は表示部２８０２やＣＰＵやメモリ等に用いる
ことができる。

【０２７１】図２４（Ｄ）はデジタルカメラであり、本
体２９０１、表示部２９０２、接眼部２９０３、操作ス
イッチ２９０４、受像部（図示せず）を含む。本願発明
の電気光学装置は表示部２９０２やＣＰＵやメモリ等に
用いることができる。

【０２７２】なお、図２３（Ｅ）のリアプロジェクター
や図２３（Ｆ）のフロントプロジェクターに用いること
のできる光学エンジンについての詳細な説明を図２５に
示す。なお、図２５（Ａ）は光学エンジンであり、図２
５（Ｂ）は光学エンジンに内蔵される光源光学系であ
る。

【０２７３】図２５（Ａ）に示す光学エンジンは、光源
光学系３００１、ミラー３００２、３００５〜３００
７、ダイクロイックミラー３００３、３００４、光学レ
ンズ３００８a〜３００８c、プリズム３０１１、液晶表
示装置３０１０、投射光学系３０１２を含む。投射光学
系３０１２は、投射レンズを備えた光学系である。本実
施例は液晶表示装置３０１０を三つ使用する三板式の例
を示したが、単板式であってもよい。また、図２５
（Ａ）中において矢印で示した光路には、光学レンズ、
偏光機能を有するフィルム、位相差を調節するためのフ
ィルムもしくはＩＲフィルム等を設けてもよい。

【０２７４】また、図２５（Ｂ）に示すように、光源光
学系３００１は、光源３０１３、３０１４、合成プリズ
ム３０１５、コリメータレンズ３０１６、３０２０、レ
ンズアレイ３０１７、３０１８、偏光変換素子３０１９
を含む。なお、図２５（Ｂ）に示した光源光学系は光源
を２つ用いたが、一つでも良いし、三つ以上としてもよ
い。また、光源光学系の光路のどこかに、光学レンズ、
偏光機能を有するフィルム、位相差を調節するフィルム
もしくはＩＲフィルム等を設けてもよい。

【０２７５】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電気器具に適用することが可能で
ある。また、本実施例の電気器具は実施例１〜１９のど
のような組み合わせからなる構成を用いても実現するこ
とができる。

【０２７６】〔実施例２１〕図２６は実施例１に従って
作製されたｎチャネル型ＴＦＴ３０２のドレイン電流
（ＩＤ）とゲート電圧（ＶＧ）との関係を表すグラフ
（以下、ＩＤ−ＶＧ曲線という）及び電界効果移動度
（μ_FE）のグラフである。このとき、ソース電圧（Ｖ
Ｓ）は０Ｖ、ドレイン電圧（ＶＤ）は１Ｖまたは１４Ｖ
とした。なお、実測値はチャネル長（Ｌ）が７．５μ
m、チャネル幅（Ｗ）が７．８μm、ゲート絶縁膜の膜厚
（Ｔox）が１１０ｎｍであった。

【０２７７】図２６において、太線はストレス試験前、
点線はストレス試験後のＩＤ−ＶＧ曲線および電界効果
移動度を示しているが、ストレス試験前後で曲線に殆ど
変化はなく、ホットキャリア劣化が抑制されていること
が判った。なお、ここで行ったストレス試験は、室温に
てソース電圧０Ｖ、ドレイン電圧２０Ｖ、ゲート電圧２
Ｖをかけた状態で６０秒保持する試験であり、ホットキ
ャリア劣化を促進させる試験である。

【０２７８】

【発明の効果】本願発明を用いることで同一基板上に、
回路が要求する仕様に応じて適切な性能の回路を配置す
ることが可能となり、電気光学装置の動作性能や信頼性
を大幅に向上させることができる。

【０２７９】また、液晶表示装置に代表される電気光学
装置の画素部において、小さい面積で大きなキャパシテ
ィを有する保持容量を形成することができる。そのた
め、対角１インチ以下の電気光学装置においても開口率
を低下させることなく、十分な保持容量を確保すること
が可能となる。

【０２８０】また、そのような電気光学装置を表示部と
して有する電気器具の動作性能と信頼性も向上させるこ
とができる。

【図面の簡単な説明】

【図１】画素部と駆動回路の作製工程を示す図。

【図２】画素部と駆動回路の作製工程を示す図。

【図３】画素部と駆動回路の作製工程を示す図。

【図４】画素部と駆動回路の作製工程を示す図。

【図５】アクティブマトリクス型液晶表示装置の断面
構造図。

【図６】ｎチャネル型ＴＦＴのＬＤＤ構造を示す図。

【図７】ｎチャネル型ＴＦＴ（画素ＴＦＴ）のＬＤＤ
構造を示す図。

【図８】アクティブマトリクス型液晶表示装置の斜視
図。

【図９】アクティブマトリクス型液晶表示装置の回路
ブロック図。

【図１０】画素部の上面構造を示す図。

【図１１】画素部の断面構造及び上面構造を示す図。

【図１２】保持容量の構造を示す図。

【図１３】保持容量の構成を示す断面図。

【図１４】ｎチャネル型ＴＦＴ（画素ＴＦＴ）のＬＤ
Ｄ構造を示す図。

【図１５】画素部と駆動回路の作製工程を示す図。

【図１６】画素部と駆動回路の作製工程を示す図。

【図１７】アクティブマトリクス型ＥＬ表示装置の構
成を示す図。

【図１８】ＥＬ表示装置の上面構造及び断面構造を示
す図。

【図１９】ＥＬ表示装置の断面構造を示す図。

【図２０】ＥＬ表示装置の画素部の上面構造を示す
図。

【図２１】ＥＬ表示装置の断面構造を示す図。

【図２２】ＥＬ表示装置の画素部の回路構成を示す
図。

【図２３】電気器具の一例を示す図。

【図２４】電気器具の一例を示す図。

【図２５】光学エンジンの構成を示す図。

【図２６】ＴＦＴのＩｄ−Ｖｇ曲線を示す図。

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/08 ３３１Ｇ０２Ｆ 1/136 ５００ 21/336 Ｈ０１Ｌ 29/78 ６１６Ａ６１６Ｖ６１７Ａ６１９Ｂ

Claims

【特許請求の範囲】

【請求項１】同一基板上に画素部及び駆動回路を含む電
気光学装置において、前記駆動回路を形成するｎチャネル型ＴＦＴのＬＤＤ領
域は、一部または全部が該ｎチャネル型ＴＦＴのゲート
配線とゲート絶縁膜を挟んで重なるように形成され、前記画素部を形成する画素ＴＦＴのＬＤＤ領域は、該画
素ＴＦＴのゲート配線とゲート絶縁膜を挟んで重ならな
いように形成され、前記画素ＴＦＴのチャネル形成領域及びＬＤＤ領域の間
にはオフセット領域が形成されていることを特徴とする
電気光学装置。
【請求項２】同一基板上に画素部及び駆動回路を含む電
気光学装置において、前記駆動回路を形成するｎチャネル型ＴＦＴのＬＤＤ領
域は、一部または全部が該ｎチャネル型ＴＦＴのゲート
配線とゲート絶縁膜を挟んで重なるように形成され、前記画素部を形成する画素ＴＦＴのＬＤＤ領域は、該画
素ＴＦＴのゲート配線とゲート絶縁膜を挟んで重ならな
いように形成され、前記画素部の保持容量は有機樹脂膜の上に設けられた遮
蔽膜、該遮蔽膜の酸化物および画素電極で形成されてお
り、前記画素ＴＦＴのチャネル形成領域及びＬＤＤ領域の間
にはオフセット領域が形成されていることを特徴とする
電気光学装置。
【請求項３】請求項１または請求項２において、前記駆
動回路を形成するｎチャネル型ＴＦＴのＬＤＤ領域に
は、前記画素ＴＦＴのＬＤＤ領域よりも高い濃度でｎ型
不純物元素が含まれることを特徴とする電気光学装置。
【請求項４】請求項１または請求項２において、前記駆
動回路を形成するｎチャネル型ＴＦＴのＬＤＤ領域に
は、前記画素ＴＦＴのＬＤＤ領域に比べて２〜１０倍の
濃度でｎ型不純物元素が含まれることを特徴とする電気
光学装置。
【請求項５】請求項１または請求項２において、前記駆
動回路を形成するｎチャネル型ＴＦＴのＬＤＤ領域には
２×１０¹⁶〜５×１０¹⁹atoms/cm³の濃度範囲でｎ型不
純物元素が含まれ、前記画素ＴＦＴのＬＤＤ領域には１
×１０¹⁶〜５×１０¹⁸atoms/cm³の濃度範囲でｎ型不純
物元素が含まれていることを特徴とする電気光学装置。
【請求項６】同一基板上に画素部及び駆動回路を含む電
気光学装置において、前記駆動回路には、ＬＤＤ領域の全部がゲート配線とゲ
ート絶縁膜を挟んで重なるように形成された第１のｎチ
ャネル型ＴＦＴと、ＬＤＤ領域の一部がゲート配線とゲ
ート絶縁膜を挟んで重なるように形成された第２のｎチ
ャネル型ＴＦＴとを有し、前記画素部を形成する画素ＴＦＴのＬＤＤ領域は、該画
素ＴＦＴのゲート配線とゲート絶縁膜を挟んで重ならな
いように配置され、前記画素ＴＦＴのチャネル形成領域及びＬＤＤ領域の間
にはオフセット領域が形成されていることを特徴とする
電気光学装置。
【請求項７】同一基板上に画素部及び駆動回路を含む電
気光学装置において、前記駆動回路には、ＬＤＤ領域の全部がゲート配線とゲ
ート絶縁膜を挟んで重なるように形成された第１のｎチ
ャネル型ＴＦＴと、ＬＤＤ領域の一部がゲート配線とゲ
ート絶縁膜を挟んで重なるように形成された第２のｎチ
ャネル型ＴＦＴとを有し、前記画素部を形成する画素ＴＦＴのＬＤＤ領域は、該画
素ＴＦＴのゲート配線とゲート絶縁膜を挟んで重ならな
いように配置され、前記画素部の保持容量は有機樹脂膜の上に設けられた遮
蔽膜、該遮蔽膜の酸化物および画素電極で形成されてお
り、前記画素ＴＦＴのチャネル形成領域及びＬＤＤ領域の間
にはオフセット領域が形成されていることを特徴とする
電気光学装置。
【請求項８】請求項６または請求項７において、前記第
１のｎチャネル型ＴＦＴのＬＤＤ領域及び／又は前記第
２のｎチャネル型ＴＦＴのＬＤＤ領域には、前記画素Ｔ
ＦＴのＬＤＤ領域よりも高い濃度でｎ型不純物元素が含
まれることを特徴とする電気光学装置。
【請求項９】請求項６または請求項７において、前記第
１のｎチャネル型ＴＦＴのＬＤＤ領域及び／又は前記第
２のｎチャネル型ＴＦＴのＬＤＤ領域には、前記画素Ｔ
ＦＴのＬＤＤ領域に比べて２〜１０倍の濃度でｎ型不純
物元素が含まれることを特徴とする電気光学装置。
【請求項１０】請求項６または請求項７において、前記
第１のｎチャネル型ＴＦＴに形成されるＬＤＤ領域は、
該第１のｎチャネル型ＴＦＴのドレイン領域とチャネル
形成領域との間に形成され、前記第２のｎチャネル型Ｔ
ＦＴに形成されるＬＤＤ領域は、該第２のｎチャネル型
ＴＦＴのチャネル形成領域を挟んで形成されることを特
徴とする電気光学装置。
【請求項１１】請求項６又は請求項７において、前記第
１のｎチャネル型ＴＦＴのＬＤＤ領域及び／又は前記第
２のｎチャネル型ＴＦＴのＬＤＤ領域には２×１０¹⁶〜
５×１０¹⁹atoms/cm³の濃度範囲でｎ型不純物元素が含
まれ、前記画素ＴＦＴのＬＤＤ領域には１×１０¹⁶〜５
×１０¹⁸atoms/cm³の濃度範囲でｎ型不純物元素が含ま
れていることを特徴とする電気光学装置。
【請求項１２】請求項１、請求項２、請求項６または請
求項７のいずれか一において、前記オフセット領域は該
オフセット領域に接したチャネル形成領域と同一組成の
半導体膜からなることを特徴とする電気光学装置。
【請求項１３】請求項１、請求項２、請求項６または請
求項７のいずれか一において、前記オフセット領域には
１×１０¹⁵〜１×１０¹⁸atoms/cm³の濃度範囲でｐ型不
純物元素が含まれることを特徴とする電気光学装置。
【請求項１４】請求項２または請求項７において、前記
遮蔽膜はアルミニウム膜またはアルミニウムを主成分と
する膜であることを特徴とする電気光学装置。
【請求項１５】請求項２または請求項７において、前記
酸化物とは酸化アルミニウム膜であることを特徴とする
電気光学装置。
【請求項１６】請求項１乃至請求項１５のいずれか一に
おいて、前記画素部にＥＬ素子を有することを特徴とす
る電気光学装置。
【請求項１７】請求項１乃至請求項１６のいずれか一に
記載の電気光学装置を表示部として用いたことを特徴と
する電気器具。
【請求項１８】同一基板上に画素部及び駆動回路を含む
電気光学装置の作製方法において、前記駆動回路を形成するｎチャネル型ＴＦＴの活性層に
２×１０¹⁶〜５×１０ ¹⁹atoms/cm³の濃度範囲でｎ型不
純物元素を含む領域を形成する工程（Ａ）と、前記駆動回路を形成するｎチャネル型ＴＦＴの活性層に
１×１０²⁰〜１×１０ ²¹atoms/cm³の濃度範囲でｎ型不
純物元素を含む領域を形成する工程（Ｂ）と、前記駆動回路を形成するｐチャネル型ＴＦＴの活性層に
３×１０²⁰〜３×１０ ²¹atoms/cm³の濃度範囲でｐ型不
純物元素を含む領域を形成する工程（Ｃ）と、前記画素部を形成する画素ＴＦＴの活性層に１×１０¹⁶
〜５×１０¹⁸atoms/cm ³の濃度範囲でｎ型不純物元素を
含む領域を形成する工程（Ｄ）と、を有し、前記工程（Ｄ）は、珪素を含む絶縁膜で覆われたゲート
配線をマスクにしてｎ型不純物元素を添加することによ
り行われることを特徴とする電気光学装置の作製方法。
【請求項１９】同一基板上に画素部及び駆動回路を含む
電気光学装置の作製方法において、前記駆動回路を形成するｎチャネル型ＴＦＴの活性層に
２×１０¹⁶〜５×１０ ¹⁹atoms/cm³の濃度範囲でｎ型不
純物元素を含む領域を形成する工程（Ａ）と、前記駆動回路を形成するｎチャネル型ＴＦＴの活性層に
１×１０²⁰〜１×１０ ²¹atoms/cm³の濃度範囲でｎ型不
純物元素を含む領域を形成する工程（Ｂ）と、前記駆動回路を形成するｐチャネル型ＴＦＴの活性層に
３×１０²⁰〜３×１０ ²¹atoms/cm³の濃度範囲でｐ型不
純物元素を含む領域を形成する工程（Ｃ）と、前記画素部を形成する画素ＴＦＴの活性層に１×１０¹⁶
〜５×１０¹⁸atoms/cm ³の濃度範囲でｎ型不純物元素を
含む領域を形成する工程（Ｄ）と、を有し、前記工程（Ｄ）によってｎ型不純物領域（ｃ）及び該ｎ
型不純物領域（ｃ）に接したオフセット領域が形成され
ることを特徴とする電気光学装置の作製方法。
【請求項２０】請求項１８において、前記珪素を含む絶
縁膜の膜厚は２５〜１００ｎｍであることを特徴とする
電気光学装置の作製方法。
【請求項２１】請求項１９において、前記オフセット領
域は、前記画素ＴＦＴの活性層に珪素を含む絶縁膜で覆
われたゲート配線をマスクにしてｎ型不純物元素を添加
することにより形成されることを特徴とする電気光学装
置の作製方法。