JP2007053356A - 薄膜トランジスタ基板の製造方法及びそれによって製造された薄膜トランジスタ - Google Patents
薄膜トランジスタ基板の製造方法及びそれによって製造された薄膜トランジスタ Download PDFInfo
- Publication number
- JP2007053356A JP2007053356A JP2006209726A JP2006209726A JP2007053356A JP 2007053356 A JP2007053356 A JP 2007053356A JP 2006209726 A JP2006209726 A JP 2006209726A JP 2006209726 A JP2006209726 A JP 2006209726A JP 2007053356 A JP2007053356 A JP 2007053356A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- region
- thin film
- pattern
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 105
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 239000004065 semiconductor Substances 0.000 claims abstract description 126
- 238000000034 method Methods 0.000 claims abstract description 34
- 238000000059 patterning Methods 0.000 claims abstract description 15
- 239000010408 film Substances 0.000 claims description 193
- 239000010409 thin film Substances 0.000 claims description 93
- 239000012535 impurity Substances 0.000 claims description 47
- 150000002500 ions Chemical class 0.000 claims description 42
- 238000005468 ion implantation Methods 0.000 claims description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 15
- 230000000903 blocking effect Effects 0.000 claims description 13
- 229920002120 photoresistant polymer Polymers 0.000 claims description 12
- 238000004380 ashing Methods 0.000 claims description 5
- 239000007943 implant Substances 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 126
- 239000011229 interlayer Substances 0.000 description 23
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 239000002356 single layer Substances 0.000 description 6
- 238000002425 crystallisation Methods 0.000 description 5
- 230000008025 crystallization Effects 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 206010034972 Photosensitivity reaction Diseases 0.000 description 1
- WZMARNWNQFFBKK-UHFFFAOYSA-N [In+3].[O-2].[Zn+2].[In+3].[O-2].[O-2].[O-2] Chemical compound [In+3].[O-2].[Zn+2].[In+3].[O-2].[O-2].[O-2] WZMARNWNQFFBKK-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 230000036211 photosensitivity Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Nonlinear Science (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
【解決手段】チャンネル領域両側に各々隣接した低濃度ドーピング領域及び低濃度ドーピング領域に各々隣接したソース/ドレーン領域を含む半導体層が形成されている基板を提供する段階及び基板上にゲート絶縁膜及び導電膜を順に形成した後、前記導電膜をパターニングしてゲート電極を形成する段階を含む薄膜トランジスタの製造方法。
【選択図】図1
Description
薄膜トランジスタは、ゲート線の一部であるゲート電極とチャンネルを形成する半導体層、データ線の一部であるソース電極と半導体層を中心にソース電極と向い合うドレーン電極などで構成される。薄膜トランジスタは、ゲート線を通じて伝達される走査信号によってスイッチング動作を行い、データ線を通じて伝達される画像信号を画素電極に伝達または遮断するスイッチング素子である。
多結晶ケイ素薄膜トランジスタの駆動速度は、非晶質ケイ素薄膜トランジスタよりずっと早いために画素の薄膜トランジスタと共にこれを動作させるための駆動回路を一緒に形成できる長所がある一方、パンチスルーなどの問題点が発生することから、半導体層のチャンネル領域とソース及びドレーン領域との間に低濃度ドーピング領域を形成することが望ましい。
本発明が解決しようとする他の技術的課題は、 前述したような薄膜トランジスタ基板の製造方法によって製造された薄膜トランジスタを提供することである。
本発明の技術的課題は、前述した技術的課題に制限されず、言及されなかったさらなる技術的課題は、下記の記載から当業者に明確に理解されるであろう。
画素部10は、多数のゲート線G1〜Gnと多数のデータ線D1〜Dmに接続されている多数の画素を含み、各画素は、多数のゲート線G1〜Gnと多数のデータ線D1〜Dmに接続されたスイッチング素子Mと、これに接続された液晶キャパシタClc及びストレージキャパシタCstを含む。
ここで、スイッチング素子MはMOSトランジスタを利用することができ、このようなMOSトランジスタは、多結晶ケイ素をチャンネル領域にする薄膜トランジスタで具現することができる。そして、ゲート駆動部20やデータ駆動部30もMOSトランジスタで構成することができ、このようなMOSトランジスタは、多結晶ケイ素をチャンネル領域にする薄膜トランジスタで具現することができる。
図2に示すように、画素部の遮断膜111上にはn型不純物イオンが高濃度でドーピングされているソース領域153dとドレーン領域155d及びこれらの間に位置し、不純物イオンがドーピングされないチャンネル領域154dを含む多結晶ケイ素からなる半導体層150dが形成されている。
ゲート絶縁膜140は、半導体層150d、150n、150p全体を覆って形成されている。このゲート絶縁膜140には、画素部の半導体層150dのソース領域153d及びドレーン領域155dと、後述するソース電極173d及びドレーン電極175dとをそれぞれ電気的に接続するための第1コンタクトホール141dおよび第2コンタクトホール142dが形成されている。
次いで、図4及び図5を参照して、多結晶ケイ素をチャンネル領域にする本発明の他の実施形態による薄膜トランジスタ基板について説明する。図4は、本発明の他の実施形態による薄膜トランジスタ基板での画素部の断面図であり、図5は、本発明の他の実施形態による薄膜トランジスタ基板でのPMOSとNMOSを有するCMOS素子の構造を示した駆動部の断面図である。
前述した本発明の実施形態による薄膜トランジスタ基板の製造方法を添付した図面を参照して詳しく説明する。図6、図8、図10、図12、図14、図16、図18及び図20は、本発明の一実施形態による薄膜トランジスタ基板の画素部の各段階別工程の中間構造物の断面図であり、図7、図9、図11、図13、図15、図17、図19及び図21は、本発明の一実施形態による薄膜トランジスタ基板の駆動部の各段階別工程の中間構造物の断面図である。
次いで、図8及び図9に示したように感光膜パターン(図6の51、図7の52、53)を酸素プラズマを用いて感光膜パターン(図6の51、図7の52)の低層部(図6の51b、51c、図7の52b、52c)が所定の高さに除去されるまでアッシングする。
不純物イオン注入にPH3などを使うことができ、ドーズ量及びイオン注入エネルギーは、各素子の特性に適するように調節する。従来では、半導体層上にゲート絶縁膜が形成されている状態で高濃度のn型不純物イオン(N+)を注入したが、本発明の一実施形態による薄膜トランジスタ基板の製造方法では、半導体層に上部膜が形成されない状態で高濃度不純物イオン注入が実施されるので、相対的に低いイオン注入エネルギーによっても不純物イオンの注入が可能である。
引き続き、アッシングされた感光膜パターン51"',52"',53"'をイオン注入マスクにして低濃度のn型不純物イオン(N-)を半導体層150d、150n、150p内部に注入して低濃度ドーピング領域152d、152n、152pを形成する。結局、アッシングされた感光膜パターン51"',52"',53"'の両側壁は、半導体層150d、150n、150p内に形成される低濃度ドーピング領域152d、152n、152pとチャンネル領域154d、154n、154pとの境界に実質的に整列される。低濃度のn型の不純物イオン注入には、PH3などを使うことができ、ドーズ量及びイオン注入エネルギーは各素子の特性に適するように調節する。
次に、ゲート用導電膜上に感光膜を形成して、スリットマスクまたはハーフトーンマスク(図示せず)を用いて写真工程で感光膜を露光及び現像して、所定形状の感光膜パターン61,62,63を形成する。感光膜パターン61,62,63は、例えば感光膜を所定の形状にパターニングした後、加熱収縮してその断面が台形になるようにすることもでき、融溶型感光膜を使って加熱して、その断面が半球型にするなど目的するところによって多様な形状を有するように形成できる。このような感光膜パターン61,62,63は、ゲート用導電膜をゲート電極にパターニングするための蝕刻マスクとして使われるだけでなく、p型不純物イオンを注入するためのイオン注入マスクとしても使うこともできる。
2層構造の感光膜パターン62の高層部62aは、NMOSの半導体層150n内に形成されるチャンネル領域154n及び低濃度ドーピング領域152nと重畳する。また、単層構造の感光膜パターン63は、PMOSの半導体層150p内に形成しようとする最終的なチャンネル領域154pの幅によって変わる。
引き続き、アッシングされた感光膜パターン61',62',63'を各々蝕刻マスクにしてゲートパターン(図12の120d、図13の120n)をパターニングして画素部及びNMOSのゲート電極124d、124nを形成する。この際、ゲート電極124d、124nは、ゲート電極124d、124nの下部に形成されている各半導体層150d、150n 内に形成されているチャンネル領域154d、154nと重畳して、その側壁は以後に形成される上部膜との密着性を増加させるために傾斜を有するテーパー構造に形成できる。
以後、第1層間絶縁膜601をマスクを利用した写真蝕刻工程にパターニングして、ソース領域153n、153p及びドレーン領域155n、155pを露出する第1コンタクトホール141n、141p及び第2コンタクトホール142n、142pを形成する。
a-Si:O:Fなどの低誘電率絶縁物質を積層して、第2層間絶縁膜602を形成する。以後、所定のマスクを利用して、第2層間絶縁膜602を写真蝕刻工程でパターニングして、画素部のドレーン電極175dを露出する第3コンタクトホール143を形成する。
続いて、ゲート用導電膜導上に感光膜を形成して、スリットマスクまたはハーフトーンマスク(図示せず)を用いて写真工程で感光膜を露光及び現像して、所定形状の感光膜パターン71,72,73を形成する。
次いで、図24及び図25に示したように感光膜パターン(図22の71、図23の72、73)を酸素プラズマを用いて感光膜パターン(図22の71、図23の72)の低層部(図22の 71b、71c、図23の72b、72c)が所定高さまで除去されるようにアッシングする。
次いで、図28及び図29に示したように第1層間絶縁膜601上にデータ用導電膜を形成した後、これをパターニングしてデータ線(図示せず)と第1コンタクトホール141n、141pを通じてソース領域153n、153pと電気的に接続されるソース電極173d、173n、173p及び第2コンタクトホール142n、142pを通じてドレーン領域155n、155pと電気的に接続されるドレーン電極175d、175n、175pを形成する。
最後に、図4及び図5に示したように第3コンタクトホール143を含む第2層間絶縁膜602上にインジウムチンオキシドまたはインジウムジンクオキシドなどを蒸着した後、これをパターニングして画素電極190と多数の信号線を電気的に接続するための補助パッド(図示せず)を形成する。
150n:低濃度ドーピング領域 153d,153n,153p:ソース領域
154d,154n,154p:チャンネル領域 155d,155n,155p:ドレーン領域
140:ゲート絶縁膜
Claims (19)
- チャンネル領域両側にそれぞれ隣接する低濃度ドーピング領域及び前記低濃度ドーピング領域にそれぞれ隣接するソース/ドレーン領域を含む半導体層が形成されている基板を提供する段階と、
前記基板上にゲート絶縁膜及び導電膜を順に形成した後、前記導電膜をパターニングしてゲート電極を形成する段階と、
を含むことを特徴とする薄膜トランジスタ基板の製造方法。 - 前記基板を提供する段階は、
多結晶ケイ素膜が形成されている基板上に、前記半導体層の前記チャンネル領域及び前記低濃度ドーピング領域と重畳する高層部及び前記高層部の両側にそれぞれ隣接して、前記半導体層の前記ソース/ドレーン領域とそれぞれ重畳する低層部を含む感光膜パターンを形成する段階と、
前記感光膜パターンを蝕刻マスクとして使って、前記多結晶ケイ素膜をパターニングして前記半導体層を形成する段階と、
前記感光膜パターンの前記低層部を除去して第1イオン注入マスク構造を形成する段階と、
前記第1イオン注入マスク構造をイオン注入マスクとして使って、前記半導体層内に高濃度不純物イオンを注入して前記ソース/ドレーン領域を形成する段階と、
前記低層部が除去された前記感光膜パターンの両側壁を前記半導体層の前記低濃度ドーピング領域と前記チャンネル領域との境界に実質的に整列して、第2イオン注入マスク構造を形成する段階と、
前記第2イオン注入マスク構造をイオン注入マスクとして使って、前記半導体層内に低濃度不純物イオンを注入して前記低濃度ドーピング領域を形成する段階と、
を含むことを特徴とする請求項1に記載の薄膜トランジスタ基板の製造方法。 - 前記ゲート電極を形成する段階は、
前記導電膜上に前記半導体内に形成される前記チャンネル領域及び前記低濃度ドーピング領域と重畳する感光膜パターンを形成する段階と、
前記感光膜パターンを蝕刻マスクとして使って、前記導電膜をパターニングして前記ゲート電極を形成する段階と、
を含むことを特徴とする請求項2に記載の薄膜トランジスタ基板の製造方法。 - 前記ゲート電極を形成する段階は、
前記導電膜上に前記半導体内に形成される前記チャンネル領域と重畳する感光膜パターンを形成する段階と、
前記感光膜パターンを蝕刻マスクとして使って、前記導電膜をパターニングして前記ゲート電極を形成する段階と、
を含むことを特徴とする請求項2に記載の薄膜トランジスタ基板の製造方法。 - 前記半導体層と前記基板との間に遮断膜をさらに含むことを特徴とする請求項1に記載の薄膜トランジスタ基板の製造方法。
- チャンネル領域両側にそれぞれ隣接する第1導電型低濃度ドーピング領域及び前記第1導電型低濃度ドーピング領域にそれぞれ隣接する第1導電型ソース/ドレーン領域を含む第1半導体層及び両端に第導電型低濃度ドーピング領域を含む第2半導体層が形成された基板を提供する段階と、
前記基板上にゲート絶縁膜及び導電膜を順に形成して、前記導電膜上に前記第1半導体層と重畳する感光膜パターン及び前記第2半導体層内に形成されるチャンネル領域と重畳する感光膜パターンを形成する段階と、
前記各感光膜パターンを蝕刻マスクとして使って、前記導電膜をパターニングして第1ゲートパターン及び第2ゲート電極を形成する段階と、
前記結果物をイオン注入マスクとして使って、高濃度第2不純物イオンを前記第2半導体層内に注入してソース/ドレーン領域を形成する段階と、
を含むことを特徴とする薄膜トランジスタ基板の製造方法。 - 前記基板を提供する段階は、
多結晶ケイ素膜が形成されている基板上に、前記第1半導体層の前記チャンネル領域及び前記第1導電型低濃度ドーピング領域と重畳する高層部及び前記高層部の両側にそれぞれ隣接して、前記第1半導体層の前記第1導電型ソース/ドレーン領域とそれぞれ重畳する低層部を含む第1感光膜パターン及び前記第2半導体層と重畳する第2感光膜パターンを形成する段階と、
前記第1及び第2感光膜パターンをそれぞれ蝕刻マスクとして使って、前記多結晶ケイ素膜をパターニングして前記第1及び第2半導体層を形成する段階と、
前記第1及び第2感光膜パターンを前記第1感光膜パターンの前記低層部が除去されるまでアッシングして、第1イオン注入マスク構造を形成する段階と、
前記第1イオン注入マスク構造をイオン注入マスクとして使って、前記第1半導体層内に高濃度の第1導電型不純物イオンを注入して前記第1第導電型ソース/ドレーン領域を形成する段階と、
前記アッシングされた第1及び第2感光膜パターンを前記アッシングされた第1感光膜パターンの両側壁が前記第1半導体層の前記第1導電型低濃度ドーピング領域と前記チャンネル領域との境界に実質的に整列するまでアッシングして、第2イオン注入マスク構造を形成する段階と、
前記第2イオン注入マスク構造をイオン注入マスクとして使って、前記第1及び第2半導体層内に低濃度の前記第1導電型不純物イオンを注入してそれぞれ前記低濃度ドーピング領域を形成する段階と、
を含むことを特徴とする請求項6に記載の薄膜トランジスタ基板の製造方法。 - 前記第1感光膜パターンの高層部及び前記第2感光膜パターンの高さは、実質的に同一であることを特徴とする請求項7に記載の薄膜トランジスタ基板の製造方法。
- 前記第1半導体層と重畳する前記感光膜パターンは、前記第1半導体層内に形成される前記チャンネル領域及び前記第1導電型低濃度ドーピング領域と重畳する高層部と前記高層部の両側にそれぞれ隣接して、前記第1半導体層内に形成される前記ソース/ドレーン領域とそれぞれ重畳する低層部を含むことを特徴とする請求項6に記載の薄膜トランジスタ基板の製造方法。
- 前記第2半導体層内に前記ソース/ドレーン領域形成段階後に、前記第1半導体層と重畳する前記感光膜パターンの前記低層部を除去して、これを蝕刻マスクとして使って、前記第1ゲートパターンをパターニングして第1ゲート電極を形成する段階をさらに含むことを特徴とする請求項9に記載の薄膜トランジスタ基板の製造方法。
- 前記第1半導体層と重畳する前記感光膜パターンは、前記第1半導体層内に形成される前記チャンネル領域と重畳する高層部と前記高層部の両側にそれぞれ隣接して、前記第1半導体層内に形成される前記第1導電型低濃度ドーピング領域及び前記ソース/ドレーン領域とそれぞれ重畳する低層部を含むことを特徴とする請求項6に記載の薄膜トランジスタ基板の製造方法。
- 前記第2半導体層内にソース/ドレーン領域形成段階後に、前記第1半導体層と重畳する前記感光膜パターンの前記低層部を除去して、これを蝕刻マスクとして使って、前記第1ゲートパターンをパターニングして第1ゲート電極を形成する段階をさらに含むことを特徴とする請求項11に記載の薄膜トランジスタ基板の製造方法。
- 前記第1導電型はn型であり、前記第2導電型はp型であることを特徴とする請求項6に記載の薄膜トランジスタ基板の製造方法。
- 前記第1及び第2半導体層と前記基板のと間に遮断膜をさらに含むことを特徴とする請求項6に記載の薄膜トランジスタ基板の製造方法。
- 基板上に形成されて、チャンネル領域両側にそれぞれ隣接する第1導電型低濃度ドーピング領域及び前記第1導電型低濃度ドーピング領域にそれぞれ隣接する第1導電型ソース/ドレーン領域を含む第1半導体層及びチャンネル領域両側にそれぞれ隣接して、低濃度の第1導電型不純物イオンを含む第2導電型ソース/ドレーン領域を含む第2半導体層と、
前記第1及び第2半導体層上に形成されているゲート絶縁膜と、
前記ゲート絶縁膜上に前記第1半導体層の一部と重畳する第1ゲート電極及び前記第2半導体層内に形成された前記チャンネル領域と重畳する第2ゲート電極と、
を含むことを特徴とする薄膜トランジスタ基板。 - 前記第1ゲート電極は、前記第1半導体層の前記チャンネル領域及び前記第1導電型ドーピング領域と重畳することを特徴とする請求項15に記載の薄膜トランジスタ基板の製造方法。
- 前記第1ゲート電極は、前記第1半導体層の前記チャンネル領域と重畳することを特徴とする請求項15に記載の薄膜トランジスタ基板。
- 前記第1導電型はn型であり、前記第2導電型はp型であることを特徴とする請求項15に記載の薄膜トランジスタ基板の製造方法。
- 前記第1及び第2半導体層と前記基板との間に遮断膜をさらに含むことを特徴とする請求項15に記載の薄膜トランジスタ基板。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050075690A KR101267499B1 (ko) | 2005-08-18 | 2005-08-18 | 박막 트랜지스터 기판의 제조 방법 및 그에 의해 제조된박막 트랜지스터 |
KR10-2005-0075690 | 2005-08-18 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2007053356A true JP2007053356A (ja) | 2007-03-01 |
JP2007053356A5 JP2007053356A5 (ja) | 2009-09-10 |
JP5399608B2 JP5399608B2 (ja) | 2014-01-29 |
Family
ID=37738104
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006209726A Expired - Fee Related JP5399608B2 (ja) | 2005-08-18 | 2006-08-01 | 薄膜トランジスタ基板の製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7759178B2 (ja) |
JP (1) | JP5399608B2 (ja) |
KR (1) | KR101267499B1 (ja) |
CN (1) | CN1917155B (ja) |
TW (1) | TWI434419B (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008047891A (ja) * | 2006-08-17 | 2008-02-28 | Samsung Sdi Co Ltd | Cmos薄膜トランジスタの製造方法 |
JP2012199265A (ja) * | 2011-03-18 | 2012-10-18 | Seiko Epson Corp | 半導体装置の製造方法、及び電気光学装置の製造方法 |
WO2012153498A1 (ja) * | 2011-05-09 | 2012-11-15 | シャープ株式会社 | 半導体装置の製造方法 |
JP2019505999A (ja) * | 2016-01-28 | 2019-02-28 | 武漢華星光電技術有限公司 | 低温ポリシリコンアレイ基板の製造方法 |
JP2019522345A (ja) * | 2016-06-23 | 2019-08-08 | 京東方科技集團股▲ふん▼有限公司Boe Technology Group Co.,Ltd. | 薄膜トランジスタ、表示基板及び表示基板を有する表示パネル、並びにそれらの製造方法 |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101343435B1 (ko) * | 2006-08-09 | 2013-12-20 | 삼성디스플레이 주식회사 | 어레이 기판의 제조방법 및 이에 의해 제조된 어레이 기판 |
KR101752400B1 (ko) | 2010-09-03 | 2017-06-30 | 삼성디스플레이 주식회사 | 다결정 규소층의 형성 방법, 상기 다결정 규소층을 포함하는 박막 트랜지스터 및 유기 발광 장치 |
TWI419336B (zh) * | 2011-08-26 | 2013-12-11 | Au Optronics Corp | 半導體元件及其製作方法 |
KR101856221B1 (ko) * | 2011-09-20 | 2018-05-09 | 엘지디스플레이 주식회사 | 박막 트랜지스터의 제조 방법 및 유기발광 표시장치의 제조 방법 |
CN103165482B (zh) * | 2011-12-13 | 2015-06-17 | 颀邦科技股份有限公司 | 凸块工艺 |
TW201413825A (zh) * | 2012-09-17 | 2014-04-01 | Ying-Jia Xue | 薄膜電晶體的製作方法 |
CN104701175A (zh) * | 2013-12-10 | 2015-06-10 | 昆山国显光电有限公司 | 一种薄膜晶体管的制造方法 |
CN103700707B (zh) * | 2013-12-18 | 2018-12-11 | 京东方科技集团股份有限公司 | 薄膜晶体管、阵列基板及其制备方法、显示装置 |
KR102060377B1 (ko) * | 2014-01-27 | 2020-02-11 | 한국전자통신연구원 | 디스플레이 소자, 그 제조 방법, 및 이미지 센서 소자의 제조방법 |
CN104064472B (zh) | 2014-06-13 | 2017-01-25 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制作方法、显示装置 |
CN104409512A (zh) * | 2014-11-11 | 2015-03-11 | 深圳市华星光电技术有限公司 | 基于双栅极结构的低温多晶硅薄膜晶体管及其制备方法 |
US9437435B2 (en) * | 2014-11-11 | 2016-09-06 | Shenzhen China Star Optoelectronics Technology Co., Ltd. | LTPS TFT having dual gate structure and method for forming LTPS TFT |
CN105097668A (zh) * | 2015-06-30 | 2015-11-25 | 京东方科技集团股份有限公司 | 一种显示基板及其制备方法、显示装置 |
CN105140124B (zh) * | 2015-07-29 | 2018-12-11 | 武汉华星光电技术有限公司 | 一种多晶硅薄膜晶体管的制作方法 |
CN105097552A (zh) * | 2015-08-14 | 2015-11-25 | 京东方科技集团股份有限公司 | 薄膜晶体管及阵列基板的制备方法、阵列基板及显示装置 |
CN105161459B (zh) * | 2015-09-07 | 2019-01-29 | 武汉华星光电技术有限公司 | 低温多晶硅阵列基板及其制作方法 |
CN105206568B (zh) * | 2015-10-16 | 2018-06-05 | 京东方科技集团股份有限公司 | 一种低温多晶硅tft阵列基板的制备方法及其阵列基板 |
CN106128961A (zh) * | 2016-08-30 | 2016-11-16 | 深圳市华星光电技术有限公司 | 一种ltps薄膜晶体管的制作方法 |
CN106169473A (zh) * | 2016-08-31 | 2016-11-30 | 深圳市华星光电技术有限公司 | 一种基于ltps的coms器件及其制作方法 |
CN106128962B (zh) * | 2016-09-08 | 2019-11-05 | 京东方科技集团股份有限公司 | 一种薄膜晶体管及其制作方法、阵列基板、显示装置 |
CN106449521B (zh) * | 2016-10-31 | 2018-06-15 | 京东方科技集团股份有限公司 | 显示基板及其制备方法、显示装置 |
CN106952824A (zh) * | 2017-03-08 | 2017-07-14 | 深圳市华星光电技术有限公司 | 一种低温多晶硅薄膜晶体管的制作方法 |
CN107818948B (zh) * | 2017-10-31 | 2020-04-17 | 京东方科技集团股份有限公司 | 一种阵列基板的制备方法 |
CN108807422B (zh) * | 2018-06-12 | 2020-08-04 | 武汉华星光电技术有限公司 | 阵列基板制作方法及阵列基板、显示面板 |
TWI759751B (zh) * | 2020-05-29 | 2022-04-01 | 逢甲大學 | 短通道複晶矽薄膜電晶體及其方法 |
CN114792694A (zh) * | 2021-01-08 | 2022-07-26 | 华为技术有限公司 | 薄膜晶体管阵列基板及其制备方法、显示面板 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000340798A (ja) * | 1999-03-19 | 2000-12-08 | Semiconductor Energy Lab Co Ltd | 電気光学装置及びその作製方法 |
JP2001094115A (ja) * | 1999-04-30 | 2001-04-06 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
JP2002134756A (ja) * | 2000-10-26 | 2002-05-10 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP2002151523A (ja) * | 2000-08-11 | 2002-05-24 | Semiconductor Energy Lab Co Ltd | 半導体装置の製造方法 |
JP2003037271A (ja) * | 2001-05-18 | 2003-02-07 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
JP2006054424A (ja) * | 2004-07-12 | 2006-02-23 | Seiko Epson Corp | 半導体装置、半導体装置の製造方法、並びに電気光学装置 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2794678B2 (ja) * | 1991-08-26 | 1998-09-10 | 株式会社 半導体エネルギー研究所 | 絶縁ゲイト型半導体装置およびその作製方法 |
JP3621151B2 (ja) * | 1994-06-02 | 2005-02-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
TW374196B (en) * | 1996-02-23 | 1999-11-11 | Semiconductor Energy Lab Co Ltd | Semiconductor thin film and method for manufacturing the same and semiconductor device and method for manufacturing the same |
JP3659005B2 (ja) | 1998-07-31 | 2005-06-15 | 日産自動車株式会社 | 燃料タンクの蒸発燃料処理装置 |
US6512271B1 (en) * | 1998-11-16 | 2003-01-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US6518594B1 (en) * | 1998-11-16 | 2003-02-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor devices |
US6277679B1 (en) * | 1998-11-25 | 2001-08-21 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing thin film transistor |
KR100355713B1 (ko) * | 1999-05-28 | 2002-10-12 | 삼성전자 주식회사 | 탑 게이트 방식 티에프티 엘시디 및 제조방법 |
JP4627822B2 (ja) * | 1999-06-23 | 2011-02-09 | 株式会社半導体エネルギー研究所 | 表示装置 |
TW541605B (en) * | 2000-07-07 | 2003-07-11 | Hitachi Ltd | Fabrication method of semiconductor integrated circuit device |
JP2003282880A (ja) * | 2002-03-22 | 2003-10-03 | Hitachi Displays Ltd | 表示装置 |
TW579604B (en) * | 2002-12-17 | 2004-03-11 | Ind Tech Res Inst | Method of forming a top-gate type thin film transistor device |
KR100585410B1 (ko) * | 2003-11-11 | 2006-06-07 | 엘지.필립스 엘시디 주식회사 | 구동회로 일체형 액정표시장치의 스위칭 소자 및 구동소자및 그 제조방법 |
KR101153297B1 (ko) * | 2004-12-22 | 2012-06-07 | 엘지디스플레이 주식회사 | 액정표시장치 및 그 제조방법 |
KR101239889B1 (ko) * | 2005-08-13 | 2013-03-06 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
-
2005
- 2005-08-18 KR KR1020050075690A patent/KR101267499B1/ko active IP Right Grant
-
2006
- 2006-07-04 TW TW095124361A patent/TWI434419B/zh not_active IP Right Cessation
- 2006-08-01 JP JP2006209726A patent/JP5399608B2/ja not_active Expired - Fee Related
- 2006-08-03 CN CN2006101092561A patent/CN1917155B/zh not_active Expired - Fee Related
- 2006-08-18 US US11/506,740 patent/US7759178B2/en active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000340798A (ja) * | 1999-03-19 | 2000-12-08 | Semiconductor Energy Lab Co Ltd | 電気光学装置及びその作製方法 |
JP2001094115A (ja) * | 1999-04-30 | 2001-04-06 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
JP2002151523A (ja) * | 2000-08-11 | 2002-05-24 | Semiconductor Energy Lab Co Ltd | 半導体装置の製造方法 |
JP2002134756A (ja) * | 2000-10-26 | 2002-05-10 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP2003037271A (ja) * | 2001-05-18 | 2003-02-07 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
JP2006054424A (ja) * | 2004-07-12 | 2006-02-23 | Seiko Epson Corp | 半導体装置、半導体装置の製造方法、並びに電気光学装置 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008047891A (ja) * | 2006-08-17 | 2008-02-28 | Samsung Sdi Co Ltd | Cmos薄膜トランジスタの製造方法 |
JP2012199265A (ja) * | 2011-03-18 | 2012-10-18 | Seiko Epson Corp | 半導体装置の製造方法、及び電気光学装置の製造方法 |
WO2012153498A1 (ja) * | 2011-05-09 | 2012-11-15 | シャープ株式会社 | 半導体装置の製造方法 |
JP2019505999A (ja) * | 2016-01-28 | 2019-02-28 | 武漢華星光電技術有限公司 | 低温ポリシリコンアレイ基板の製造方法 |
JP2019522345A (ja) * | 2016-06-23 | 2019-08-08 | 京東方科技集團股▲ふん▼有限公司Boe Technology Group Co.,Ltd. | 薄膜トランジスタ、表示基板及び表示基板を有する表示パネル、並びにそれらの製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP5399608B2 (ja) | 2014-01-29 |
TW200715562A (en) | 2007-04-16 |
CN1917155B (zh) | 2010-12-22 |
US7759178B2 (en) | 2010-07-20 |
CN1917155A (zh) | 2007-02-21 |
US20070040174A1 (en) | 2007-02-22 |
TWI434419B (zh) | 2014-04-11 |
KR101267499B1 (ko) | 2013-05-31 |
KR20070021436A (ko) | 2007-02-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5399608B2 (ja) | 薄膜トランジスタ基板の製造方法 | |
JP5348362B2 (ja) | 薄膜トランジスタ基板の製造方法 | |
JP5144903B2 (ja) | 薄膜トランジスタ基板の製造方法 | |
JP4546444B2 (ja) | 液晶表示装置及びその製造方法 | |
KR101710179B1 (ko) | 평판 표시 장치 및 그 제조 방법 | |
US8309960B2 (en) | Display device | |
KR101221951B1 (ko) | 액정표시장치용 어레이 기판 및 그 제조방법 | |
JP5138276B2 (ja) | 表示装置の製造方法 | |
KR101006439B1 (ko) | 박막 트랜지스터 표시판의 제조 방법 | |
JP2006093714A (ja) | 薄膜トランジスタ表示板及びその製造方法 | |
JP4991277B2 (ja) | 液晶表示装置の製造方法 | |
KR101226975B1 (ko) | 구동회로 일체형 액정표시장치용 어레이 기판 및 그제조방법 | |
KR101224049B1 (ko) | 액정표시장치의 제조방법 | |
KR20060028072A (ko) | 박막 트랜지스터 표시판 및 그의 제조 방법 | |
US11081507B2 (en) | Semiconductor device and method for manufacturing same | |
JP2009200528A (ja) | 薄膜トランジスタ装置及びその製造方法 | |
US11121262B2 (en) | Semiconductor device including thin film transistor and method for manufacturing the same | |
KR20060028520A (ko) | 박막 트랜지스터 표시판 및 그의 제조 방법 | |
KR20070002778A (ko) | 박막 트랜지스터 기판 및 그 제조 방법 | |
KR20050063014A (ko) | 박막 트랜지스터 표시판 및 그의 제조 방법 | |
JP2005345972A (ja) | アクティブマトリックス型液晶表示装置の製造方法 | |
KR20060028073A (ko) | 박막 트랜지스터 표시판 및 그의 제조 방법 | |
KR20130021285A (ko) | 트랜지스터 제조 방법 및 표시 장치 제조 방법 | |
KR20050117055A (ko) | 박막 트랜지스터 표시판 및 그의 제조 방법 | |
KR20050058822A (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090727 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090727 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100705 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120821 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120823 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121002 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20121002 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20121213 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130322 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130409 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130520 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131008 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131024 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5399608 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |