CN114792694A - 薄膜晶体管阵列基板及其制备方法、显示面板 - Google Patents

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Abstract

本申请实施例提供本申请提供了一种薄膜晶体管阵列基板及其制备方法、显示面板，薄膜晶体管阵列基板中的薄膜晶体管包括半导体层、栅电极、源电极及漏电极、至少一个薄膜晶体管绝缘层；栅电极覆盖半导体层的沟道区，源电极及漏电极分别与半导体层的源区及漏区电连接；薄膜晶体管绝缘层位于半导体层所在膜层、栅电极所在膜层、源电极/漏电极所在膜层中的相邻两者之间；薄膜晶体管绝缘层中除接触孔之外的其他区域完全覆盖半导体层。在本申请实施例中，薄膜晶体管绝缘层除接触孔外为整面结构，也就是不会对该些绝缘层做图形化处理，因此可以极好的保护半导体层的完整性，确保薄膜晶体管的性能稳定。

Description

薄膜晶体管阵列基板及其制备方法、显示面板
技术领域
本申请涉及显示技术领域，尤其涉及一种薄膜晶体管阵列基板及其制备方法、显示面板。
背景技术
有源矩阵型显示可以获得更精细的图像，因此广泛应用于电脑、电视、手机等显示技术领域。有源矩阵型显示通常采用薄膜晶体管作为有源器件，因此薄膜晶体管阵列基板在显示技术领域的制作与使用极为广泛。
薄膜晶体管中半导体层的参数是影响薄膜晶体管性能的主要因素。然而在现有技术中，由于薄膜晶体管阵列基板制备工艺的限制，半导体层的完整性通常难以保证。
发明内容
本申请提供了一种薄膜晶体管阵列基板及其制备方法、显示面板。
第一方面，本申请提供一种薄膜晶体管阵列基板，包括多个薄膜晶体管；沿薄膜晶体管阵列基板的厚度方向，薄膜晶体管包括半导体层、栅电极、源电极及漏电极、至少一个薄膜晶体管绝缘层；半导体层包括源区、漏区以及位于源区与漏区之间的沟道区，栅电极覆盖沟道区，源电极与源区电连接，漏电极与漏区电连接；薄膜晶体管绝缘层位于半导体层所在膜层、栅电极所在膜层、源电极/漏电极所在膜层中的相邻两者之间；其中，沿薄膜晶体管阵列基板的厚度方向，薄膜晶体管绝缘层中除接触孔之外的其他区域完全覆盖半导体层。
在第一方面的一种实现方式中，沿薄膜晶体管阵列基板的厚度方向，栅电极与源电极、漏电极位于所述半导体层的同一侧；至少一个薄膜晶体管绝缘层包括，位于半导体层所在膜层与栅电极所在膜层之间的栅绝缘层以及位于栅电极所在膜层与源电极/漏电极所在膜层之间的间绝缘层。
在第一方面的一种实现方式中，沿薄膜晶体管阵列基板的厚度方向，栅电极与源电极/漏电极位于半导体层的不同侧；至少一个薄膜晶体管绝缘层包括位于半导体层所在膜层与源电极/漏电极所在膜层中之间的间绝缘层。
在第一方面的一种实现方式中，相邻的薄膜晶体管之间的区域沿薄膜晶体管的厚度方向包括至少一个晶体管间绝缘层，晶体管间绝缘层与薄膜晶体管绝缘层一一对应连接；其中，沿薄膜晶体管阵列基板的厚度方向，晶体管间绝缘层覆盖相邻的薄膜晶体管之间的区域。
在第一方面的一种实现方式中，源区、漏区中包含氟元素。
第二方面，本申请提供一种显示面板，包括如第一方面提供的薄膜晶体管阵列基板。
第三方面，本申请提供一种薄膜晶体管阵列基板的制备方法，用于制备如第一方面提供的薄膜晶体管阵列基板，该制备方法包括制备半导体层，该制备半导体层包括：制备半导体薄膜；在半导体薄膜上形成光刻胶并对半导体薄膜上的光刻胶进行图形化，图形化的光刻胶暴露半导体薄膜中需要形成源区的至少部分区域以及需要形成漏区的至少部分区域，且图形化的光刻胶覆盖半导体薄膜中需要形成沟道区的区域；对半导体薄膜中需要形成源区和漏区的区域进行重掺杂。
在第三方面的一种实现方式中，图形化的光刻胶覆盖半导体薄膜中需要形成沟道区的区域包括，半导体薄膜上方的光刻胶覆盖半导体薄膜的面积大于沟道区所在区域的面积。
在第三方面的一种实现方式中，对半导体薄膜中需要形成源区和漏区的区域进行重掺杂包括，采用等离子体工艺对半导体薄膜中需要形成源区和漏区的区域进行重掺杂，等离子体工艺以含氟气体作为反应气体。
在第三方面的一种实现方式中，含氟气体为三氟化氮、四氟化碳、六氟化硫中的至少一者。
在第三方面的一种实现方式中，制备半导体层还包括对半导体薄膜进行图形化；其中，完成对半导体薄膜进行图形化后，开始在半导体薄膜上形成光刻胶并对半导体薄膜上的光刻胶进行图形化。
在第三方面的一种实现方式中，制备所述半导体层还包括对半导体薄膜进行图形化；其中，完成对半导体薄膜中需要形成源区和漏区的区域进行重掺杂后，开始对半导体薄膜进行图形化。
在第三方面的一种实现方式中，制备方法还包括在制备半导体层之后顺序进行的，制备栅绝缘层、制备栅电极、制备间绝缘层、制备源电极和漏电极；源电极及漏电极均通过栅绝缘层及间绝缘层中的接触孔与半导体层电连接；其中，栅绝缘层和间绝缘层中的接触孔同时形成。
在本申请实施例中，半导体层所在膜层与源电极及漏电极所在膜层之间的绝缘层除接触孔外为整面结构，也就是不会对该些绝缘层做图形化处理，因此可以极好的保护半导体层的完整性，确保薄膜晶体管的性能稳定。
附图说明
图1为本申请实施例提供的一种薄膜晶体管阵列基板的平面示意图；
图2为本申请实施例提供的另一种薄膜晶体管阵列基板的平面示意图；
图3为本申请实施例提供的一种薄膜晶体管阵列基板中薄膜晶体管的剖面图；
图4为本申请实施例提供的另一种薄膜晶体管阵列基板中薄膜晶体管的剖面图；
图5为现有技术薄膜晶体管阵列基板中薄膜晶体管的一种剖面图；
图6为现有技术薄膜晶体管阵列基板中薄膜晶体管的另一种剖面图；
图7为本申请实施例提供的一种薄膜晶体管阵列基板的剖面图；
图8为本申请实施例提供的另一种薄膜晶体管阵列基板的剖面图；
图9为本申请实施例提供的又一种薄膜晶体管阵列基板的剖面图；
图10为本申请实施例提供的再一种薄膜晶体管阵列基板的剖面图；
图11为本申请实施例提供的一种薄膜晶体管阵列基板中半导体层的制备方法；
图12为本申请实施例提供的另一种薄膜晶体管阵列基板中半导体层的制备方法；
图13为本申请实施例提供的一种薄膜晶体管阵列基板的制备方法；
图14为本申请实施例提供的另一种薄膜晶体管阵列基板的制备方法；
图15为本申请实施例提供的一种显示面板的示意图；
图16为本申请实施例提供的另一种显示面板的示意图；
图17为本申请实施例提供的又一种显示面板的示意图；
图18为本申请实施例提供的再一种显示面板的示意图；
图19为本申请实施例对应的一种显示装置的示意图。
具体实施方式
本申请的实施方式部分使用的术语仅用于对本申请的具体实施例进行解释，而非旨在限定本申请。
本申请实施例提供一种薄膜晶体管阵列基板及其制备方法、显示面板。
图1为本申请实施例提供的一种薄膜晶体管阵列基板的平面示意图，图2为本申请实施例提供的另一种薄膜晶体管阵列基板的平面示意图。
如图1及图2所示，本申请实施例提供的薄膜晶体管阵列基板包括衬底基板01和设置在衬底基板01上的多个薄膜晶体管02。本申请实施例提供的薄膜晶体管阵列基板可以为显示面板提供有源器件。
在一种应用场景中，本申请实施例提供的薄膜晶体管阵列基板可以为液晶显示面板提供有源器件。液晶显示面板中的一个像素可以对应于一个薄膜晶体管02，薄膜晶体管02作为有源器件可以提供控制其所对应的像素中液晶分子偏转的电压信号。如图1所示，薄膜晶体管阵列基板还包括扫描线03和信号线04，各薄膜晶体管02的栅电极与扫描线03电连接且薄膜晶体管02受扫描线03上传输信号的控制实现开启与关闭，各薄膜晶体管02的源电极与信号线04电连接且薄膜晶体管02开启时可以将信号线04上的信号通过源电极和漏电极传输至像素电极。
在另一种应用场景中，本申请实施例提供的薄膜晶体管阵列基板可以为发光二极管显示面板提供有源器件，例如可以为有机发光显示面板提供有源器件，此时，如图2所示，至少两个薄膜晶体管02和一个电容05可以构成像素驱动电路020。有机发光显示面板中的一个像素可以对应于一个像素驱动电路020，像素驱动电路020作为有源器件可以产生并提供控制其所对应的像素中有机发光器件发光的电流信号。需要说明的是，图2所示意的像素驱动电路020仅是一种常规的形式，本申请对像素驱动电路020的具体形式不做限定。与图1所示薄膜晶体管阵列基板不同，图2所示薄膜晶体管阵列基板中的像素驱动电路020中的部分薄膜晶体管02的栅电极可以不与扫描线03电连接，部分薄膜晶体管02的源电极也可以不与信号线04电连接。
图3为本申请实施例提供的一种薄膜晶体管阵列基板中薄膜晶体管的剖面图，图4为本申请实施例提供的另一种薄膜晶体管阵列基板中薄膜晶体管的剖面图。
如图3及图4所示，沿薄膜晶体管阵列基板的厚度方向Z，本申请实施例所提供的薄膜晶体管阵列基板中的薄膜晶体管02包括半导体层21、栅电极22、源电极23和/或漏电极24。
半导体层21包括沟道区211、源区212及漏区213，其中，源区212与漏区213均为重掺杂区且沟道区211位于源区212与漏区213之间。在本申请实施例中，半导体层21可以为金属氧化物半导体，具体可以为非晶铟镓锌氧化物(indium gallium zinc oxide，IGZO)半导体，非晶铟镓锌氧化物半导体薄膜晶体管因其具备高电子迁移率、低阈值电压、低亚阈值摆幅和低漏电流等优势，其所对应的阵列基板在有源显示领域中具有广泛的应用前景，例如可以应用于有源液晶显示、有源有机发光显示中。
薄膜晶体管02可以如图3及图4所示包括一个栅电极22，此时薄膜晶体管02为单栅薄膜晶体管；此外，一个薄膜晶体管02也可以包括两个栅电极22，此时薄膜晶体管02为双栅薄膜晶体管。沿薄膜晶体管阵列基板的厚度方向Z，薄膜晶体管02的栅电极22覆盖半导体层21中的沟道区211。此外，薄膜晶体管阵列基板中的扫描线03可以与栅电极22同层设置，并且扫描线03与栅电极22电连接用于为栅电极22提供扫描信号。
薄膜晶体管02的源电极23、漏电极24分别与其半导体层21的源区212、漏区213电接触。源电极23、漏电极24可以同层设置，且薄膜晶体管阵列基板中的信号线05可以与源电极23、漏电极24同层设置，并且信号线05与至少部分薄膜晶体管02的源电极23电连接用于为其提供相应的信号。
此外，请继续参考图3及图4，本申请实施例提供的薄膜晶体管阵列基板中的薄膜晶体管02还包括至少一个薄膜晶体管绝缘层，薄膜晶体管绝缘层位于薄膜晶体管02中的半导体层21所在膜层、栅电极22所在膜层、源电极23/漏电极24所在膜层中相邻的两者之间。在本申请实施例中，沿薄膜晶体管阵列基板的厚度方向Z，薄膜晶体管02中半导体层21朝向源电极23/漏电极24的一侧所设置的薄膜晶体管绝缘层基本完全覆盖半导体层21。
在本申请实施例中，半导体层21所在膜层与源电极23及漏电极24所在膜层之间的绝缘层除接触孔外为整面结构，也就是不会对该些绝缘层做图形化处理，因此可以极好的保护半导体层21的完整性，确保薄膜晶体管的性能稳定。
如图3所示，本申请实施例提供的薄膜晶体管阵列基板中的薄膜晶体管02可以为顶栅结构，即沿薄膜晶体管阵列基板的厚度方向Z，栅电极22与源电极23/漏电极24位于半导体层21的同一侧。薄膜晶体管02所包括的至少一个薄膜晶体管绝缘层分别为栅绝缘层25和间绝缘层26，其中，半导体层21与栅电极22之间的薄膜晶体管绝缘层为栅绝缘层25，栅电极22与源电极23/漏电极24之间的薄膜晶体管绝缘层为间绝缘层26。源电极23及漏电极24通过栅绝缘层25和间绝缘层26的接触孔与半导体层21电连接。
在顶栅结构的薄膜晶体管02中，半导体层21朝向源电极23/漏电极24的一侧所设置的薄膜晶体管绝缘层具体为栅绝缘层25和间绝缘层26，也就是，半导体层21所在膜层与所述源电极23和/或漏电极24所在膜层之间的薄膜晶体管绝缘层具体为栅绝缘层25和间绝缘层26，沿薄膜晶体管阵列基板的厚度方向Z，栅绝缘层25和间绝缘层26除接触孔外完全覆盖半导体层21。
如图4所示，本申请实施例提供的薄膜晶体管阵列基板中的薄膜晶体管02可以为底栅结构，即沿薄膜晶体管阵列基板的厚度方向Z，栅电极22与源电极23/漏电极24位于半导体层21的不同侧。薄膜晶体管02所包括的至少一个薄膜晶体管绝缘层分别为栅绝缘层25和间绝缘层26，其中，半导体层21与栅电极22之间的薄膜晶体管绝缘层为栅绝缘层25，半导体层21与源电极23/漏电极24之间的薄膜晶体管绝缘层为间绝缘层26。源电极23及漏电极24通过间绝缘层26的接触孔与半导体层21电连接。
在底栅结构的薄膜晶体管02中，半导体层21朝向源电极23/漏电极24的一侧所设置的薄膜晶体管绝缘层具体为间绝缘层26，也就是，半导体层21所在膜层与所述源电极23和/或漏电极24所在膜层之间的薄膜晶体管绝缘层具体为间绝缘层26，沿薄膜晶体管阵列基板的厚度方向Z，间绝缘层26除接触孔外完全覆盖半导体层21。
图5为现有技术薄膜晶体管阵列基板中薄膜晶体管的一种剖面图，图6为现有技术薄膜晶体管阵列基板中薄膜晶体管的另一种剖面图。
如图5及图6所示，沿薄膜晶体管阵列基板的厚度方向Z，现有技术薄膜晶体管阵列基板中薄膜晶体管02’的半导体层21’朝向源电极23’/漏电极24一侧所设置的至少一个薄膜晶体管绝缘层未覆盖半导体层21’的源区212’和漏区213’。
对半导体层21’/21中的源区212’/212及漏区213’/213进行重掺杂的步骤发生在沉积半导体层21’/21之后且制备源电极23’/23及漏电极24’/24之前。
如图5所示，现有技术中对顶栅结构的薄膜晶体管02’进行重掺杂的具体步骤为，沉积半导体层21’后，在半导体层21’上沉积栅绝缘层25’并对栅绝缘层25’进行刻蚀使其暴露半导体层21’中需要重掺杂以形成源区212’和漏区213’的区域，然后以剩余的图形化的栅绝缘层25’作为遮挡避免沟道区211’在重掺杂过程中被掺杂。
采用现有制备工艺制备的顶栅结构的薄膜晶体管02’中，栅绝缘层25’只存在于沟道区211’所在区域与栅电极22’之间，而源电极23’及漏电极24’所在区域与半导体层21’之间不存在栅绝缘层25’，且半导体层21’的源区212’与漏区213’上方的的薄膜晶体管绝缘层仅为间绝缘层26’。也就是说，如图5所示，半导体层21上方的栅绝缘层25’不连续，且源区212’及漏区213’上方无栅绝缘层25’。
请结合图3与图5，本申请实施例提供的顶栅结构薄膜晶体管阵列基板相对于现有技术顶栅结构薄膜晶体管阵列基板，薄膜晶体管02中的半导体层21上方的薄膜晶体管绝缘层基本为连续结构，则可以为后续的导电结构制备提供平整的承载面，提高导电结构的可靠性。
此外，本申请实施例提供的顶栅结构薄膜晶体管阵列基板相对于现有技术顶栅结构薄膜晶体管阵列基板，薄膜晶体管02的源电极23/漏电极24与半导体层21之间多了栅绝缘层25，也就是薄膜晶体管02中源电极23/漏电极24与半导体层21之间的距离大于薄膜晶体管02’中源电极23’/漏电极24’与半导体层21’之间的距离，相当于减小了源电极23/漏电极24与半导体层21之间的寄生电容。
并且，制备本申请实施例提供的顶栅结构薄膜晶体管阵列基板时无需采用专门的工艺步骤对栅绝缘层25进行图形化，节省工艺流程及成本，同时避免对栅绝缘层25进行图形化时发生过刻导致半导体层21受损的问题。
如图6所示，现有技术中对底栅结构的薄膜晶体管02’进行重掺杂的具体步骤为，在依次制备完成栅电极22’及栅绝缘层25’之后沉积半导体层21’，然后在半导体层21’上沉积刻蚀阻挡层27’并对刻蚀阻挡层27’进行刻蚀使其暴露半导体层21’中需要重掺杂以形成源区212’和漏区213’的区域，然后以剩余的图形化的刻蚀阻挡层27’作为遮挡避免沟道区211’在重掺杂过程中被掺杂。
采用现有制备工艺制备的底栅结构的薄膜晶体管02’中，刻蚀阻挡层27’只存在于沟道区211’上方，而源电极23’/漏电极24’所在区域与半导体层21’之间不存在刻蚀阻挡层27’，且源电极23’/漏电极24’所在区域与半导体层21’之间的薄膜晶体管绝缘层仅为蚀阻挡层27’。也就是说，如图6所示，半导体层21’上方的刻蚀阻挡层27’不连续，且源区212’及漏区213’上方无刻阻挡层27’。
请结合图4与图6，本申请实施例提供的底栅结构薄膜晶体管阵列基板相对于现有技术顶栅结构薄膜晶体管阵列基板，薄膜晶体管02中的半导体层21上方不存在不连续的刻蚀阻挡层，也就是薄膜晶体管02中半导体层21上方的薄膜晶体管绝缘层基本为连续结构，则可以为后续的导电结构制备提供平整的承载面，提高导电结构的可靠性。
此外，本申请实施例提供的底栅结构薄膜晶体管阵列基板相对于现有技术底栅结构薄膜晶体管阵列基板，薄膜晶体管02的源电极23/漏电极24与半导体层21之间无需制备刻蚀阻挡层，更无需对刻蚀阻挡层进行图形化，节省工艺流程及成本，同时避免对刻蚀阻挡层进行图形化时发生过刻导致半导体层21受损的问题。
如图6所示，现有技术中对底栅结构的薄膜晶体管02’进行重掺杂的具体步骤为，在依次制备完成栅电极22’及栅绝缘层25’之后沉积半导体层21’，然后在半导体层21’上沉积刻蚀阻挡层27’并对刻蚀阻挡层27’进行刻蚀使其暴露半导体层21’中需要重掺杂以形成源区212’和漏区213’的区域，然后以剩余的图形化的刻蚀阻挡层27’作为遮挡避免沟道区211’在重掺杂过程中被掺杂。
图7为本申请实施例提供的一种薄膜晶体管阵列基板的剖面图，图8为本申请实施例提供的另一种薄膜晶体管阵列基板的剖面图，图9为本申请实施例提供的又一种薄膜晶体管阵列基板的剖面图，图10为本申请实施例提供的再一种薄膜晶体管阵列基板的剖面图。
在本申请的一个实施例中，如图7-10所示，相邻的薄膜晶体管02之间的区域沿薄膜晶体管阵列基板的厚度方向Z包括至少一个晶体管间绝缘层，薄膜晶体管绝缘层与晶体管间绝缘层一一对应连接，且薄膜晶体管绝缘层与对应的晶体管间绝缘层为连续结构。可以认为，晶体管间绝缘层与对应的薄膜晶体管绝缘层为同一层的连续的绝缘层，两者只是位于不同的区域，即分别位于相邻薄膜晶体管02之间的区域和薄膜晶体管02所在的区域。在本申请实施例中，沿薄膜晶体管阵列基板的厚度方向Z，晶体管间绝缘层覆盖相邻设置的薄膜晶体管02之间的区域。
本申请实施例提供的薄膜晶体管阵列基板中相邻薄膜晶体管02之间的区域所包括的晶体管间绝缘层中的半导体层21上方的薄膜晶体管绝缘层基本为连续结构，则可以为后续的导电结构制备提供平整的承载面，提高导电结构的可靠性。
如图7及图9所示的顶栅结构薄膜晶体管对应的薄膜晶体管阵列基板及如图8及图10所示的底栅结构薄膜晶体管对应的薄膜晶体管阵列基板中，薄膜晶体管02所包括的至少一个晶体管间绝缘层分别为，与栅绝缘层25同层的晶体管间栅绝缘层250及与间绝缘层26同层设置的晶体管间间绝缘层260。其中，如图7及图9所示，晶体管间栅绝缘层250位于相邻设置的薄膜晶体管02a与薄膜晶体管02b之间，且晶体管间栅绝缘层250与栅绝缘层25连接；如图8及图10所示，晶体管间间绝缘层260位于相邻设置的薄膜晶体管02a与薄膜晶体管02b之间，且晶体管间间绝缘层260与间绝缘层26连接。
需要说明的是，当薄膜晶体管阵列基板包括多个像素驱动电路020且像素驱动电路020包括多个薄膜晶体管02时，如图9及图10所示，像素驱动电路020中的至少两个薄膜晶体管02c、02d之间的信号传递可以通过半导体走线210实现。具体地，薄膜晶体管02c中半导体层21的漏区213通过半导体走线210与薄膜晶体管02d中半导体层21的源区212连接，则当薄膜晶体管02c的栅电极211和薄膜晶体管02d的栅电极211分别控制薄膜晶体管02c和薄膜晶体管02d开启时，薄膜晶体管02c的源电极23所接收的信号通过薄膜晶体管02c的半导体层21、半导体走线210及薄膜晶体管02d的半导体层21从薄膜晶体管02d的漏电极24输出。
在一种实现方式中，像素驱动电路020内各薄膜晶体管02的半导体层21连接在一起，当像素驱动电路020中的两个薄膜晶体管02c、02d之间的信号通过半导体走线210传输时，可以将薄膜晶体管02c与薄膜晶体管02d之间的半导体层薄膜进行重掺杂形成半导体走线210。
在现有技术中，通过重掺杂形成半导体走线的具体步骤与通过重掺杂形成源区212’和漏区213’的步骤相同，并且顶栅结构薄膜晶体管阵列基板重掺杂形成半导体走线时需要在晶体管间栅绝缘层250中设置镂空部以暴露需要形成半导体走线的区域，底栅结构薄膜晶体管阵列基板重掺杂形成半导体走线时需要在与刻蚀阻挡层27’同层的的晶体管间绝缘层中设置镂空部以暴露需要形成半导体走线的区域。
在本申请实施例中，采用新的制备工艺制备薄膜晶体管阵列基板，使得半导体走线210上方的晶体管绝缘层均为连续结构。如图9所示，顶栅结构薄膜晶体管阵列基板中半导体走线210上方的晶体管间栅绝缘层250及晶体管间间绝缘层260均为连续结构；如图10所示，底栅结构薄膜晶体管阵列基板的栅结构薄膜晶体管阵列基板中半导体走线210上方不存在刻蚀阻挡层且晶体管间栅绝缘层250为连续结构。则本申请实施例提供的薄膜晶体管阵列基板在制备过程中无需对晶体管间绝缘层进行图形化，避免了过刻损坏半导体走线210的问题。
在本申请的一种实现方式中，源区212、漏区213及半导体走线210中的包含氟元素，也就是采用氟离子对半导体层21进行掺杂形成了源区212、漏区213及半导体走线210。由于氟离子与非晶铟镓锌氧化物半导体层210中的金属离子具有较高的束缚能，氟离子即便在高温环境下也不易扩散，有效改善非晶铟镓锌氧化物半导体层所对应的薄膜晶体管02在高温退火时电导率下降和阈值电压改变的问题。
本申请实施例还提供一种薄膜晶体管阵列基板的制备方法，用于制备上述任意一个实施例提供的薄膜晶体管阵列基板。图11为本申请实施例提供的一种薄膜晶体管阵列基板中半导体层的制备方法，图12为本申请实施例提供的另一种薄膜晶体管阵列基板中半导体层的制备方法。
本申请实施例提供的制备方法包括步骤S05：制备半导体层21。如图11及图12所示，步骤S05具体包括：
S51：制备半导体薄膜21a；
S53：在半导体薄膜21a上形成光刻胶100并对半导体薄膜21a上的光刻胶100进行图形化，使其暴露半导体薄膜21a中需要形成源区212和漏区213的至少部分区域并且覆盖半导体薄膜21a中需要形成沟道区211的区域；
S55：对半导体薄膜21a中需要形成源区212和漏区213的区域进行重掺杂。
在本申请实施例中通过在半导体薄膜21a上形成图形化的光刻胶实现对半导体薄膜21a特定区域的重掺杂，无需设置对薄膜晶体管绝缘层进行图形化，也无需设置额外的图形化的绝缘层，工艺简单且成本低；且避免为了实现对半导体薄膜21a的遮挡与暴露来对设置在半导体薄膜21a上的绝缘层进行图形化的工艺，进而避免了对设置在半导体薄膜21a上的绝缘层进行刻蚀时产生过刻导致半导体层21损坏的问题。并且由于光刻胶最终会被去除，因此本申请实施例所提供的制备方法所制备的薄膜晶体管阵列基板不存在现有技术中因薄膜晶体管绝缘层不连续导致的平整度差的问题，因此其中导电结构的可靠性较好。
其中，在步骤S51中制备半导体薄膜21a具体可以包括，采用化学气相沉积法沉积半导体薄膜21a并对半导体薄膜21a进行退火。化学气相沉积法可以为等离子增强化学气相沉积法，半导体薄膜21a可以为金属氧化物半导体，例如可以为非晶铟镓锌氧化物半导体。
在步骤S53中对光刻胶100进行图形化具体可以包括，通过掩膜版对半导体薄膜21a上形成的光刻胶100进行曝光并通过显影液对光刻胶100进行显影，最终实现光刻胶100的图形化。图形化的光刻胶100中被保留的部分覆盖半导体薄膜21a中需要形成沟道区211的区域，图形化的光刻胶100中被显影液溶解掉的部分暴露半导体薄膜21a中需要形成源区212和漏区213的区域。
在步骤S55中对半导体薄膜21a中需要形成源区212和漏区213的区域进行重掺杂具体可以包括采用等离子工艺对半导体薄膜21a中被光刻胶100暴露的区域进行离子掺杂，也就是采用等离子工艺对半导体薄膜21a中需要形成源区212和漏区213的区域进行离子掺杂；而半导体薄膜21a中被光刻胶100遮挡的区域免受离子掺杂，也就是采用等离子工艺对半导体薄膜21a中需要形成源区212和漏区213的区域进行离子掺杂的过程中不会对需要形成沟道区211的区域进行离子掺杂。
此外，在步骤S53之后，即对半导体薄膜21a上的光刻胶100进行图形化以暴露半导体薄膜21a中需要形成源区212和漏区213的至少部分区域并且覆盖半导体薄膜21a中需要形成沟道区211的区域后，如图11及图12所示，沿薄膜晶体管阵列基板的厚度方向Z，半导体薄膜21a上方的图形化的光刻胶100覆盖半导体薄膜21a的面积大于沟道区211所在区域的面积。
请参考图11及图12，半导体薄膜21a上的图形化的光刻胶100不仅覆盖半导体薄膜21a中对应沟道区211的区域，还覆盖半导体薄膜21a中沟道区211所在区域的周边区域。其中，半导体薄膜21a中被图形化的光刻胶100所覆盖且用于形成源区212和漏区213的区域可以理解为过渡区，该过渡区虽然未能直接被重掺杂，但是由于在后续的高温工艺步骤中，掺杂离子向过渡区扩散使得该过渡区成为源区212或漏区213。同时，由于过渡区的存在使得掺杂离子的扩散现象截止在沟道区211所在区域之前，避免沟道区211长度的变化引起的薄膜晶体管02阈值电压的偏移。
此外，过渡区的长度可以为d，1.2μm≥d≥0.8μm，发明人发现，掺杂离子的扩散长度为1.0μm左右，过渡区的长度d满足1.2μm≥d≥0.8μm时可以保证沟道区211的预设长度。
在本申请实施例的一种实现方式中，在步骤S55中，采用等离子体工艺对半导体薄膜21a进行重掺杂的反应气体可以为含氟气体，例如可以为三氟化氮、四氟化碳、六氟化硫中的至少一者。
现有技术中，通常采用等离子体工艺以氨气、氧气、或者氮气与氢气的混合气体作为反应气体对半导体层21进行重掺杂。其基本原理是，金属氧化物半导体中的金属-氧结合键受到离子轰击后产生断键，进而产生的氧空位使得金属氧化物半导体层21中重掺杂区的载流子浓度升高且电阻率下降；同时氢原子在金属氧化物半导体层21中的重掺杂区形成氢氧键时释放一个电子使重掺杂区的电阻率降低。但是以氨气、氧气、或者氮气与氢气的混合气体作为反应气体对半导体层21进行重掺杂时，在制备半导体层21之后的其他工艺步骤中，半导体层21中的氧空位和氢氧键的数量会因高温而降低，导致半导体层21中源区212及漏区213的导电率降低，进而使得薄膜晶体管02的性能变差且不可控。
而本申请实施例中，采用等离子工艺以含氟气体作为反应气体对半导体层21进行重掺杂，半导体层21中产生更高浓度的氧空位且电子，因此半导体层21中源区212和漏区213的电阻率相对于现有金属进一步降低，薄膜晶体管02的性能更优。氟原子可以对氧空位进行保护，并且氟离子与锌离子、镓离子、铟离子形成结合能更高的化学键，可以抑制高温金属-氧结合键的形成以及氧空位的损失，因此氟离子掺杂的半导体层21对应的薄膜晶体管02具备高的热稳定性。
由于薄膜晶体管阵列基板中的半导体层21为非整面结构，也就是说，在步骤S51中制备完成半导体薄膜21a后还需要对半导体薄膜21a进行图形化。而对半导体薄膜21a进行图形化可以在步骤S53及步骤S55之前进行，也可以在步骤S55之后进行。
即，如图11所示，步骤S05具体还包括S52：对半导体薄膜21a进行图形化。步骤S52在步骤S51之后且步骤S53之前进行。其中，对半导体薄膜21a进行图形化具体可以采用依次进行的涂覆光刻胶、曝光、显影、刻蚀、去除光刻胶等工艺步骤，使图形化后的半导体薄膜21a包括位于薄膜晶体管02所在区域的部分。
或者，步骤S05具体还包括S57：对半导体薄膜21a进行图形化。步骤S57在步骤S55之后进行。其中，对半导体薄膜21a进行图形化具体是指对重掺杂后的半导体薄膜21a进行图形化，对半导体薄膜21a进行图形化的具体方式与上述方式相同，在此不再赘述。
此外，如图11及图12所示，步骤S05还包括发生在步骤S55之后的步骤S56：去除光刻胶100，即去除步骤S55中仍然存在的光刻胶100。当对半导体薄膜21a进行图形化的步骤S57发生在步骤S55之后时，步骤S56发生在步骤S55与步骤S57之间。
本申请实施例提供的制备方法还包括步骤S03：制备栅电极22。其中，制备栅电极可以具体包括采用化学气相沉积法沉积栅电极薄膜、在栅电极薄膜上形成光刻胶并对光刻胶进行图形化、刻蚀栅电极薄膜形成栅电极、剥离栅电极上的光刻胶。其中，沉积栅电极薄膜具体可以采用等离子体增强化学气相沉积法。
本申请实施例提供的制备方法还包括步骤S07：制备源电极23和漏电极24。其中，制备源电极23和漏电极24可以具体包括采用化学气相沉积法沉积源漏电极薄膜、在源漏电极薄膜上形成光刻胶并对光刻胶进行图形化、刻蚀源漏电极薄膜形成源电极23和漏电极24、剥离源电极23和漏电极24上的光刻胶。其中，沉积源漏电极薄膜具体可以采用等离子体增强化学气相沉积法。
需要说明的是，在步骤S03中制备栅电极22后还需要对栅电极22进行高温退火，在步骤S07中制备源电极23和漏电极24后也需要对源电极23和漏电极24进行高温，高温退火的温度通常在300℃以上，例如采用350℃或者600℃进行高温退火。
本申请实施例提供的制备方法还包括步骤S04：制备栅绝缘层25。其中，步骤S04在步骤S03与步骤S05之间进行，也就是，栅绝缘层25位于栅电极22所在膜层与半导体层21所在膜层之间。制备栅绝缘层25可以采用化学气相沉积法沉积栅绝缘层25，并且沉积栅绝缘层25具体可以采用等离子体增强化学气相沉积法。
本申请实施例提供的制备方法还包括步骤S06：制备间绝缘层26。其中，步骤S06在步骤S07与步骤S05之间进行或者在步骤S07与步骤S03之间进行，也就是，间绝缘层26位于源电极23/漏电极24所在膜层与半导体层21所在膜层之间或者间绝缘层26位于源电极23/漏电极24所在膜层与栅电极22所在膜层之间。步骤S06制备间绝缘层26具体包括：
步骤S61：沉积间绝缘层薄膜；
步骤S63：对间绝缘层薄膜进行图形化形成接触孔。
其中，沉积间绝缘层薄膜可以包括采用化学气相沉积法，具体可以采用等离子体增强化学气相沉积法。对间绝缘层薄膜进行图形化可以采用，在间绝缘层薄膜上形成光刻胶并对光刻胶进行图形化、刻蚀间绝缘层薄膜形成接触孔、剥离间绝缘层上的光刻胶。
图13为本申请实施例提供的一种薄膜晶体管阵列基板的制备方法，图14为本申请实施例提供的另一种薄膜晶体管阵列基板的制备方法。
当采用本申请实施例提供的制备方法制备的薄膜晶体管阵列基板中的薄膜晶体管为顶栅结构时，如图13所示，步骤S05、步骤S04、步骤S03、步骤S06、步骤S07依次进行。此时，源电极23与漏电极24若要实现与半导体层21的电接触，则需要通过间绝缘层26及栅绝缘层25中的接触孔。在步骤S06中对间绝缘层薄膜进行图形化形成接触孔时，图形化的光刻胶对间绝缘层薄膜的遮挡和暴露也间接的对栅绝缘层25进行了遮挡和暴露，因此，栅绝缘层25和间绝缘层26中接触孔可以在同一工艺步骤S06中实现。即在步骤S06中对间绝缘层薄膜进行图形化形成间绝缘层26中的接触孔的同时，可以形成栅绝缘层25中接触孔。
现有技术中，顶栅结构的薄膜晶体管对应的薄膜晶体管阵列基板的制备方法为，首先制备半导体薄膜，并对半导体薄膜图形化；然后沉积栅绝缘层并对栅绝缘层进行图形化，图形化的栅绝缘层对图形化的半导体薄膜实现部分遮挡和部分暴露，对半导体薄膜中被栅绝缘层暴露的部位进行重掺杂；再制备栅电极；再然后沉积间绝缘层并刻蚀出接触孔；最后制备源电极和漏电极。
相对于上述现有技术，本申请实施例的制备方法，在重掺杂以形成半导体层21时无需采用图形化的栅绝缘层25，因此减小了对栅绝缘层25图形化时对半导体层21进行损坏的风险；同时，栅绝缘层25中的接触孔与间绝缘层26中的接触孔同时制备获得，减化了工艺流程；并且栅绝缘层25中仅具备接触孔而无其他图形化结构，因此可以为间绝缘层26和源电极23、漏电极24的制备提供平整的表面，增加膜层可靠性；另外，源电极23及漏电极24与半导体层21之间的间距因栅绝缘层25的存在而得以增加，减小了寄生电容。
当采用本申请实施例提供的制备方法制备的薄膜晶体管阵列基板中的薄膜晶体管为底栅结构时，如图14所示，步骤S03、步骤S04、步骤S05、步骤S06及步骤S07依次进行。此时，源电极23与漏电极24若要实现与半导体层21的电接触，需要通过间绝缘层26中的接触孔。
现有技术中，底栅结构的薄膜晶体管对应的薄膜晶体管阵列基板的制备方法为，首先制备栅电极；然后制备栅绝缘层；再制备半导体薄膜，并对半导体薄膜图形化；再然后沉积刻蚀阻挡层并对刻蚀阻挡层进行图形化，图形化的刻蚀阻挡层对图形化的半导体薄膜实现部分遮挡和部分暴露，对半导体薄膜中被刻蚀阻挡层暴露的部位进行重掺杂；沉积间绝缘层并刻蚀出接触孔；最后制备源电极和漏电极。
相对于上述现有技术，本申请实施例的制备方法，在重掺杂以形成半导体层21时无需制备刻蚀阻挡层也无需采用图形化的刻蚀阻挡层，因此减小了对刻蚀阻挡层图形化时对半导体层21进行损坏的风险，并且不存在图形化结构的刻蚀阻挡层，因此可以为间绝缘层26和源电极23、漏电极24的制备提供平整的表面，增加膜层可靠性。
此外，需要说明的是，当两个薄膜晶体管02之间存在半导体走线210时，重掺杂以形成半导体走线210的工艺步骤与重掺杂半导体薄膜的工艺步骤同时进行，且在步骤中，需要形成半导体走线210的区域也被图形化的光刻胶100暴露。
图15为本申请实施例提供的一种显示面板的示意图，图16为本申请实施例提供的另一种显示面板的示意图，图17为本申请实施例提供的又一种显示面板的示意图，图18为本申请实施例提供的再一种显示面板的示意图。
如图15及图18所示，本申请还提供一种显示面板，包括如上述任意一个实施例提供的薄膜晶体管阵列基板。此外，本申请实施例还包括上基板07和发光显示层06，上基板07与衬底基板01相对设置，发光显示层06设置在衬底基板01朝向上基板07的一侧。
如图15-16所示，发光显示层06具体包括第一电极61、第二电极62、液晶层63及色阻64。其中，第一电极61与薄膜晶体管02的漏极24电连接，第一电极61与第二电极62之间的电场控制液晶层63中的液晶分子偏转可以控制背光中的光通过或不通过，进而可以实现显示。
如图17-18所示，显示单元具体可以包括第一电极61、第二电极62、及有机发光层65。其中，第一电极61与像素驱动电路020中的一个薄膜晶体管02的漏极24电连接，第一电极61与第二电极62之间的电场控制有机发光层65发光，进而可以实现显示。
本申请还提供一种显示装置，图19为本申请实施例对应的一种显示装置的示意图，在本申请的一个实施例中，如图19所示，显示装置包括本申请任意实施例提供的显示面板001。其中，显示面板001的具体结构已经在上述实施例中进行了详细说明，此处不再赘述。当然，图19所示的电子设备仅仅为示意说明，例如可以是手机、平板计算机、笔记本电脑、电纸书、电视机、智能手表等任何具有显示功能的电子设备。
以上所述，仅为本申请的具体实施方式，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。本申请的保护范围应以所述权利要求的保护范围为准。

Claims (13)

1.一种薄膜晶体管阵列基板，其特征在于，包括多个薄膜晶体管；沿所述薄膜晶体管阵列基板的厚度方向，所述薄膜晶体管包括：
半导体层，其包括沟道区、源区及漏区，所述沟道区位于所述源区与所述漏区之间；
栅电极，所述栅电极覆盖所述沟道区；
源电极及漏电极，所述源电极与所述源区电连接，所述漏电极与所述漏区电连接；
至少一个薄膜晶体管绝缘层，所述薄膜晶体管绝缘层位于所述半导体层所在膜层、所述栅电极所在膜层、所述源电极/所述漏电极所在膜层中的相邻两者之间；
其中，沿所述薄膜晶体管阵列基板的厚度方向，所述薄膜晶体管绝缘层中除接触孔之外的其他区域完全覆盖所述半导体层。
2.根据权利要求1所述的薄膜晶体管阵列基板，其特征在于，沿所述薄膜晶体管阵列基板的厚度方向，所述栅电极与所述源电极、所述漏电极位于所述半导体层的同一侧；所述至少一个薄膜晶体管绝缘层包括：
栅绝缘层，其位于所述半导体层所在膜层与所述栅电极所在膜层之间；
间绝缘层，其位于所述栅电极所在膜层与所述源电极/所述漏电极所在膜层之间。
3.根据权利要求1所述的薄膜晶体管阵列基板，其特征在于，沿所述薄膜晶体管阵列基板的厚度方向，所述栅电极与所述源电极/所述漏电极位于所述半导体层的不同侧；
所述至少一个薄膜晶体管绝缘层包括间绝缘层，所述间绝缘层位于所述半导体层所在膜层与所述源电极/所述漏电极所在膜层中之间。
4.根据权利要求1所述的薄膜晶体管阵列基板，其特征在于，相邻的所述薄膜晶体管之间的区域沿所述薄膜晶体管的厚度方向包括至少一个晶体管间绝缘层，所述晶体管间绝缘层与所述薄膜晶体管绝缘层一一对应连接；
其中，沿所述薄膜晶体管阵列基板的厚度方向，所述晶体管间绝缘层覆盖相邻的所述薄膜晶体管之间的区域。
5.根据权利要求1所述的薄膜晶体管阵列基板，其特征在于，所述源区、所述漏区中包含氟元素。
6.一种显示面板，其特征在于，包括如权利要求1-5任意一项所述的薄膜晶体管阵列基板。
7.一种薄膜晶体管阵列基板的制备方法，其特征在于，用于制备权利要求1-5任意一项所述的薄膜晶体管阵列基板，所述制备方法包括制备所述半导体层，所述制备所述半导体层包括：
制备半导体薄膜；
在所述半导体薄膜上形成光刻胶并对所述半导体薄膜上的所述光刻胶进行图形化，图形化的所述光刻胶暴露所述半导体薄膜中需要形成所述源区的至少部分区域以及需要形成所述漏区的至少部分区域，且图形化的所述光刻胶覆盖所述半导体薄膜中需要形成所述沟道区的区域；
对所述半导体薄膜中需要形成所述源区和所述漏区的区域进行重掺杂。
8.根据权利要求7所述的制备方法，其特征在于，所述图形化的所述光刻胶覆盖所述半导体薄膜中需要形成所述沟道区的区域包括：
所述半导体薄膜上方的所述光刻胶覆盖所述半导体薄膜的面积大于所述沟道区所在区域的面积。
9.根据权利要求7所述的制备方法，其特征在于，所述对半导体薄膜中需要形成所述源区和所述漏区的区域进行重掺杂包括：
采用等离子体工艺对所述半导体薄膜中需要形成所述源区和所述漏区的区域进行重掺杂，所述等离子体工艺以含氟气体作为反应气体。
10.根据权利要求9所述的制备方法，其特征在于，所述含氟气体为三氟化氮、四氟化碳、六氟化硫中的至少一者。
11.根据权利要求7所述的制备方法，其特征在于，所述制备所述半导体层还包括：
对所述半导体薄膜进行图形化；
其中，完成所述对所述半导体薄膜进行图形化后，开始所述在所述半导体薄膜上形成光刻胶并对所述半导体薄膜上的所述光刻胶进行图形化。
12.根据权利要求7所述的制备方法，其特征在于，所述制备所述半导体层还包括：
对所述半导体薄膜进行图形化；
其中，完成所述对所述半导体薄膜中需要形成所述源区和所述漏区的区域进行重掺杂后，开始所述对所述半导体薄膜进行图形化。
13.根据权利要求7所述的制备方法，其特征在于，所述制备方法还包括在所述制备所述半导体层之后顺序进行的：
制备所述栅绝缘层；
制备所述栅电极；
制备所述间绝缘层；
制备所述源电极和所述漏电极，所述源电极及所述漏电极均通过所述栅绝缘层及所述间绝缘层中的所述接触孔与所述半导体层电连接；
其中，所述栅绝缘层和所述间绝缘层中的所述接触孔同时形成。
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